Intel® Quartus® Prime Pro Edition用户指南: 设计优化

下载 PDF
ID 683641
日期 9/30/2019
Public
文档目录
文档目录 x
1. 设计优化概述 2. 优化设计网表 3. 网表优化和物理综合 4. 区域优化 5. 时序收敛与优化 6. 分析和优化设计平面布局规划 7. 实现工程变更命令 8. Intel® Quartus® Prime Pro Edition设计优化用户指南存档 A. Intel® Quartus® Prime Pro Edition用户指南
1. 设计优化概述 x
1.1. 器件考量 1.2. 初始编译的必需设置 1.3. 权衡和限制 1.4. Intel® Quartus® Prime软件工具用于设计优化 1.5. Design Space Explorer II 1.6. 设计优化概述修订历史
1.1. 器件考量 x
1.1.1. 器件迁移考量
1.2. 初始编译的必需设置 x
1.2.1. I/O约束指导 1.2.2. 时序约束指导
1.3. 权衡和限制 x
1.3.1. 减少面积 1.3.2. 减短关键路径延迟 1.3.3. 降低功耗 1.3.4. 减少运行时间
1.4. Intel® Quartus® Prime软件工具用于设计优化 x
1.4.1. Design Visualization Tool（设计可视化工具） 1.4.2. 向导（Advisors） 1.4.3. 设计管理
1.5. Design Space Explorer II x
1.5.1. DSE II工作原理 1.5.2. 使用DSE II Utility执行设计管理
1.5.1. DSE II工作原理 x
1.5.1.1. 使用计算资源 1.5.1.2. 优化参数 1.5.1.3. 结果管理
2. 优化设计网表 x
2.1. 何时使用Netlist Viewer：分析设计问题 2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程 2.3. RTL Viewer概述 2.4. Technology Map Viewer概述 2.5. Netlist Viewer用户接口 2.6. 原理图视图 2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows 2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer 2.9. 查看时序路径 2.10. 优化设计网表修订历史
2.3. RTL Viewer概述 x
2.3.1. RTL Viewer中可读性最大化 2.3.2. 运行RTL Viewer
2.5. Netlist Viewer用户接口 x
2.5.1. Netlist Navigator窗格 2.5.2. Properties窗格 2.5.3. Netlist Viewer查找窗格
2.6. 原理图视图 x
2.6.1. 以多选项卡视图显示原理图 2.6.2. 原理图符号 2.6.3. 在Schematic View中选择项目 2.6.4. Schematic View中的快捷菜单命令 2.6.5. 原理图中进行过滤 2.6.6. 在Schematic View中查看节点内容 2.6.7. 在Schematic View中移动节点 2.6.8. 在Technology Map Viewer中查看LUT表达 2.6.9. 缩放控制 2.6.10. Bird's Eye View导览 2.6.11. 原理图分页 2.6.12. 关注原理图页面中的网络 2.6.13. 维护Resource Property Viewer中的选择
3. 网表优化和物理综合 x
3.1. 物理综合优化 3.2. 应用网表优化 3.3. 脚本支持 3.4. 网表优化和物理综合修订历史
3.1. 物理综合优化 x
3.1.1. 使能物理综合优化 3.1.2. 物理综合选项
3.2. 应用网表优化 x
3.2.1. WYSIWYG Primitive Resynthesis（WYSIWYG原语再综合）
3.3. 脚本支持 x
3.3.1. 综合网表优化 3.3.2. 物理综合优化
4. 区域优化 x
4.1. 资源使用情况 4.2. 优化资源利用率 4.3. 脚本支持 4.4. 区域优化修订历史
4.1. 资源使用情况 x
4.1.1. Flow Summary报告 4.1.2. Fitter报告 4.1.3. Analysis和Synthesis报告 4.1.4. 编译消息
4.2. 优化资源利用率 x
4.2.1. 资源使用问题概述 4.2.2. I/O管脚使用情况或布局 4.2.3. 逻辑资源使用或布局 4.2.4. 布线
4.2.2. I/O管脚使用情况或布局 x
4.2.2.1. 指导：修改管脚约束或选择较大的封装
4.2.3. 逻辑资源使用或布局 x
4.2.3.1. 指导：优化源代码 4.2.3.2. 指导：优化针对区域而非速度的综合 4.2.3.3. 指导：重组多路复用器 4.2.3.4. 指导：通过Balanced或Area设置执行WYSIWYG原语重新综合 4.2.3.5. 指导：使用寄存器封装 4.2.3.6. 指导：删除Fitter约束 4.2.3.7. 指导：综合期间展开层级结构 4.2.3.8. 指导：更换目标存储器块 4.2.3.9. 指导：使用物理综合选项减少区域 4.2.3.10. 指导：平衡或更换目标DSP块 4.2.3.11. 指导：使用大型器件
4.2.4. 布线 x
4.2.4.1. 指导：将Auto Packed Register设置为Sparse或Sparse Auto 4.2.4.2. 指导：将Fitter Aggressive Routability Optimizations设置为Always 4.2.4.3. 指导：增加Router Effort Multiplier 4.2.4.4. 指导：删除Fitter约束 4.2.4.5. 指导：优化针对区域而非速度的综合 4.2.4.6. 指导：优化源代码 4.2.4.7. 指导：使用大型器件
4.3. 脚本支持 x
4.3.1. 初始编译设置 4.3.2. 资源使用优化技术
5. 时序收敛与优化 x
5.1. 优化Multi Corner时序 5.2. 关键路径 5.3. 关键链 5.4. 时序收敛的设计评估 5.5. 设计分析 5.6. 时序优化 5.7. 外设到内核寄存器布局和布线优化（P2C） 5.8. 脚本支持 5.9. 时序收敛和优化修订历史
5.2. 关键路径 x
5.2.1. 查看关键路径
5.3. 关键链 x
5.3.1. 查看关键链
5.4. 时序收敛的设计评估 x
5.4.1. 查看编译结果 5.4.2. 查看时序路径详细信息 5.4.3. 调整和重新编译
5.4.1. 查看编译结果 x
5.4.1.1. 查看消息 5.4.1.2. 评估Fitter网表优化 5.4.1.3. 评估优化结果 5.4.1.4. 评估资源使用情况 5.4.1.5. 评估其他报告并进行相应调整 5.4.1.6. 评估集群难度
5.4.1.4. 评估资源使用情况 x
5.4.1.4.1. 全局和非全局使用情况 5.4.1.4.2. 布线使用 5.4.1.4.3. 添加线缆以“保持”
5.4.2. 查看时序路径详细信息 x
5.4.2.1. 查看时序路径布线 5.4.2.2. 全局网络缓冲器 5.4.2.3. 复位和全局网络 5.4.2.4. Suspicious Setup 5.4.2.5. 逻辑深度 5.4.2.6. 自动移位寄存器更换 5.4.2.7. 时钟架构 5.4.2.8. 时序收敛建议
5.4.2.2. 全局网络缓冲器 x
5.4.2.2.1. 源位置 5.4.2.2.2. 插入延迟 5.4.2.2.3. 扇出 5.4.2.2.4. 全局网络
5.4.3. 调整和重新编译 x
5.4.3.1. 使用分区实现时序收敛
5.5. 设计分析 x
5.5.1. 被忽略的时序约束 5.5.2. I/O时序 5.5.3. Register-to-Register时序分析
5.5.3. Register-to-Register时序分析 x
5.5.3.1. 使用Timing Analyzer显示Path Report 5.5.3.2. 分析失败路径的提示 5.5.3.3. 分析跨时钟域失败时钟路径的提示 5.5.3.4. 分析来自/到关键路径的源和目标的提示 5.5.3.5. 创建.tcl脚本监控跨编译的关键路径的提示 5.5.3.6. 全局布线资源
5.6. 时序优化 x
5.6.1. 显示失败路径的时序收敛建议 5.6.2. 时序优化向导 5.6.3. 可选Fitter设置 5.6.4. I/O时序优化技术 5.6.5. Register-to-Register时序优化技术 5.6.6. 位置约束 5.6.7. 亚稳定性分析和优化技术 5.6.8. Intel® Stratix® 10时序收敛建议
5.6.3. 可选Fitter设置 x
5.6.3.1. 优化保持时序 5.6.3.2. Fitter主动布通性优化
5.6.4. I/O时序优化技术 x
5.6.4.1. 优化时序逻辑选项的IOC寄存器布局 5.6.4.2. 快速输入，输出和输出使能寄存器 5.6.4.3. 可编程延迟 5.6.4.4. 使用PLL移位时钟沿 5.6.4.5. 使用Fast Regional Clock Network和Regional Clocks Network 5.6.4.6. 脊柱时钟限制
5.6.5. Register-to-Register时序优化技术 x
5.6.5.1. 优化源代码 5.6.5.2. 改善Register-to-Register时序 5.6.5.3. 物理综合优化 5.6.5.4. 关闭Extra-Effort Power优化设置 5.6.5.5. 优化关于速度而非面积的综合 5.6.5.6. 综合期间展开层级结构 5.6.5.7. Synthesis Effort设置为High 5.6.5.8. 复制用于扇出控制的寄存器 5.6.5.9. 防止Shift Register推断 5.6.5.10. 使用Synthesis Tool中的其他可用综合选项 5.6.5.11. Fitter Seed 5.6.5.12. 将Router Timing Optimization设置为Maximum
5.6.5.8. 复制用于扇出控制的寄存器 x
5.6.5.8.1. 手动寄存器复制 5.6.5.8.2. 寄存器自动复制：估算物理性接近度 5.6.5.8.3. 寄存器自动复制：层次接近度
5.6.8. Intel® Stratix® 10时序收敛建议 x
5.6.8.1. 重定时限制详情报告 5.6.8.2. Fast Forward时序收敛建议
5.6.8.1. 重定时限制详情报告 x
5.6.8.1.1. 使用Retiming Limit Details报告
5.6.8.2. Fast Forward时序收敛建议 x
5.6.8.2.1. 生成Fast Forward时序收敛建议 5.6.8.2.2. 实现Fast Forward建议
5.7. 外设到内核寄存器布局和布线优化（P2C） x
5.7.1. 在Advanced Fitter Setting对话框中设置外设到内核优化 5.7.2. 在Assignment Editor中设置外设到内核优化 5.7.3. 在Fitter Report中查看外设到内核优化
5.8. 脚本支持 x
5.8.1. 初始编译设置 5.8.2. I/O时序优化技术 5.8.3. Register-to-Register时序优化技术
6. 分析和优化设计平面布局规划 x
6.1. Chip Planner中的设计平面布局分析 6.2. 使用Design Partition Planner和Chip Planner创建分区和Logic Lock区域。 6.3. 在Chip Planner中使用Logic Lock区域 6.4. 在Chip Planner中使用用户定义时钟区域 6.5. 脚本支持 6.6. 分析和优化设计布局规划修订历史
6.1. Chip Planner中的设计平面布局分析 x
6.1.1. 启动Chip Planner 6.1.2. Chip Planner GUI组件 6.1.3. 在Chip Planner中查看设计单元 6.1.4. 在Chip Planner中管理路径 6.1.5. 在Chip Planner中查看约束 6.1.6. 在Chip Planner中查看高速和低功耗Tile
6.1.2. Chip Planner GUI组件 x
6.1.2.1. Chip Planner Toolbar 6.1.2.2. 层次设置 6.1.2.3. 查找历史窗口 6.1.2.4. Chip Planner布局规划视图
6.1.3. 在Chip Planner中查看设计单元 x
6.1.3.1. 查看特定体系结构设计信息 6.1.3.2. 查看器件中可用的时钟网络 6.1.3.3. 查看时钟扇区使用情况 6.1.3.4. 查看布线拥塞 6.1.3.5. 查看I/O Bank 6.1.3.6. 查看高速串行接口（HSSI） 6.1.3.7. 查看已布局节点的源和目标 6.1.3.8. 查看已布局资源的扇入和扇出连接 6.1.3.9. 查看即时扇入和扇出连接 6.1.3.10. 查看已选内容
6.1.4. 在Chip Planner中管理路径 x
6.1.4.1. 分析路径的连接 6.1.4.2. 找到从Timing Analysis Report到Chip Planner的路径 6.1.4.3. 显示延迟 6.1.4.4. 查看布线资源
6.2. 使用Design Partition Planner和Chip Planner创建分区和Logic Lock区域。 x
6.2.1. 查看设计连接性和层次结构
6.3. 在Chip Planner中使用Logic Lock区域 x
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接 6.3.2. Logic Lock区域 6.3.3. Logic Lock区域的属性 6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植 6.3.5. 创建Logic Lock区域 6.3.6. 定制Logic Lock区域的形状 6.3.7. 将器件资源放入Logic Lock区域 6.3.8. 层次型区域 6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能 6.3.10. Logic Lock区域窗口 6.3.11. 插入区域（Snapping to a Region）
6.3.5. 创建Logic Lock区域 x
6.3.5.1. 使用Chip Planner创建Logic Lock区域 6.3.5.2. 使用Project Navigator创建Logic Lock区域 6.3.5.3. 使用Logic Lock Regions Window创建Logic Lock区域 6.3.5.4. 定义布线区域 6.3.5.5. 非连续Logic Lock区域 6.3.5.6. 使用Auto Sized Region的考量
6.3.6. 定制Logic Lock区域的形状 x
6.3.6.1. 在Logic Lock区域中添加新形状 6.3.6.2. 从Logic Lock区域中删除形状 6.3.6.3. Merging Logic Lock Regions 6.3.6.4. 非连续Logic Lock区域
6.3.7. 将器件资源放入Logic Lock区域 x
6.3.7.1. 空白Logic Lock区域 6.3.7.2. 管脚约束 6.3.7.3. 保留Logic Lock区域 6.3.7.4. 虚拟管脚 6.3.7.5. 实例： Intel® Arria® 10 FPGA的最佳布局实践
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能 x
6.3.9.1. Intel® Quartus® Prime修订功能
6.4. 在Chip Planner中使用用户定义时钟区域 x
6.4.1. 通过Chip Planner创建Clock Assignment 6.4.2. 调整Clock Assignment 6.4.3. 移动Clock Assignment 6.4.4. 删除Clock Region Assignment 6.4.5. 将时钟信号分配给时钟区域 6.4.6. Clock Assignment属性
6.5. 脚本支持 x
6.5.1. 通过Tcl命令创建Logic Lock约束 6.5.2. 通过Tcl命令约束虚拟管脚 6.5.3. Logic Lock区域分配实例
7. 实现工程变更命令 x
7.1. 工程变更命令流程 7.2. ECO Tcl脚本实例 7.3. ECO命令 7.4. 查看ECO编译报告 7.5. ECO命令限制 7.6. 实现工程变更命令修订历史
7.3. ECO命令 x
7.3.1. make_connection 7.3.2. remove_connection 7.3.3. modify_lutmask 7.3.4. adjust_pll_refclk 7.3.5. modify_io_slew_rate 7.3.6. modify_io_current_strength 7.3.7. modify_io_delay_chain
1. 设计优化概述
2. 优化设计网表
3. 网表优化和物理综合
4. 区域优化
5. 时序收敛与优化
6. 分析和优化设计平面布局规划
7. 实现工程变更命令
8. Intel® Quartus® Prime Pro Edition设计优化用户指南存档
A. Intel® Quartus® Prime Pro Edition用户指南

5.5.3.3. 分析跨时钟域失败时钟路径的提示

分析时钟路径失败时：
  • 查看路径是否跨两个时钟域。
    对于跨两个时钟域的路径，From Clock和To Clock在时序报告中并不相同。
    图 27. From Clock和To Clock中的不同值
  • 查看设计中包含的路径是否存在路径中涉及不同时钟的情况，即使源和目标寄存器相同。
  • 查看是否需要同步分析时钟域之间的失败路径。
    将不需要同步分析的失败路径设置为错误路径。
  • 对设计运行report_timing时，报告显示每个故障路径的启动时钟和锁存时钟，查看启动时钟和锁存时钟之间的关系是否切合实际，以及对已知设计所期望的内容。
    例如，路径可从上升沿开始并在下降沿结束，从而将建立关系时间减少了半个时钟周期。
  • 查看Timing Report中的时钟偏斜：
    较大偏斜可能表示设计中存在问题，例如门控时钟，或物理布局中的问题（例如，使用局部布线而非专用时钟布线的时钟）。在已确保路径被同步分析且路径上无较大偏斜，以及约束正确后，就可以分析数据路径。这些步骤有助于微调跨时钟域的路径，以保证获得准确的时序报告。
  • 查看PLL相移是否降低了建立要求。
    可使用PLL参数和设置进行调整。
  • 忽略跨时钟域的路径以获得受同步逻辑保护的逻辑（例如，FIFO或双数据同步寄存器），即使时钟相关。
  • 在所有不必要路径上设置错误路径约束：
    尝试优化不必要路径可防止Fitter为满足时序路径上的时序要求而运行，对于设计来说至关重要。
相关信息
二级标题