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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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1.6. 设计优化概述修订历史
以下修订历史适用于本章:
文档版本 | Intel® Quartus® Prime版本 | 修订内容 |
---|---|---|
2018.05.07 | 18.0.0 |
|
2017.11.06 | 17.1.0 |
|
2016.10.31 | 16.1.0 |
|
2016.05.03 | 16.0.0 | 删除了关于使用多个处理器时串行等效性的声明。 |
2015.11.02 | 15.1.0 | 将Quartus II更改为Quartus Prime。 |
2014.12.15 | 14.1.0 |
|
2014年6月 | 14.0.0 | 更新格式。 |
2013年11月 | 13.1.0 | 印刷件少许改动。 |
2013年5月 | 13.0.0 | 添加关于初始编译要求的信息。本节已从 Intel® Quartus® Prime手册的Area Optimization(区域优化)章节中删除。少许更新以描述时序和区域优化章节的划分。 |
2012年6月 | 12.0.0 | 删除了反馈问卷链接。 |
2011年11月 | 10.0.3 | 文档模板更新。 |
2010年12月 | 10.0.2 | 更换为新的文档模板。文档内容未更改。 |
2010年8月 | 10.0.1 | 更正链接 |
2010年7月 | 10.0.0 | 首次发布。章节基于第二卷第III部分的主题和文字。 |
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