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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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5.4.1.4.1. 全局和非全局使用情况
对于包含多个时钟的设计,请评估全局和非全局信号以确定是否有效使用全局资源,如果未有效使用,请考虑更改。 可在Compilation Report的Fitter下Resource部分找到这些报告。
该图示显示未有效使用全局时钟的示例。突出显示的行具有来自全局时钟的单个扇出。
图 13. 全局时钟的低效使用
如果将这些资源约束给Regional Clock(区域时钟),则Global Clock(全局时钟)可用于另一信号。可忽略Global Line Name栏中的空值信号,因为该信号用于专属布线,并不是时钟缓冲器。
Non-Global High Fan-Out Signal报告列出未在全局信号上路由的最高扇出节点。
Reset和enable信号显示于列表顶部。
如果设计中存在路由拥塞,且拥塞区域中有高扇出非全局节点,则请考虑使用全局或区域信号扇出节点,或复制高扇出寄存器以使每个复制部分都仅有较少扇出。
使用Chip Planner找到高扇出节点从而报告路由拥塞,并确定备选方案是否可行。