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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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5.6.3.1. 优化保持时序
Optimize Hold Timing选项指示 Intel® Quartus® Prime软件优化最小延迟时序约束。
从Advanced Fitter Settings对话框中开启Optimize Hold Timing后, Intel® Quartus® Prime软件会增加路径延迟,以确保您的设计满足最小延迟要求。如果选择I/O Paths和Minimum TPD Paths,则Fitter运行以符合如下条件:
- 从器件输入管脚到寄存器的保持时间(tH)
- 从I/O管脚到I/O寄存器或从I/O寄存器到I/O管脚的最小延迟
- 从寄存器到输出管脚的最小时钟输出时间(tCO)
如果选择All Paths,Fitter还可运行至满足从寄存器到寄存器的保持要求(如图中蓝色突出显示),其中由逻辑驱动产生而得的时钟会导致另一寄存器上出现保持时间问题。
图 30. 优化保持时间选项修复内部保持时间违规
然而,如果您设计中寄存器之间仍然存在内部保持时间违规,则可通过例化LCELL原语,或更改设计来手动添加延迟,例如使用时钟使能信号而非导出或门控时钟。
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