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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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5.6.8.2. Fast Forward时序收敛建议
运行Fast Forward编译时,Compiler从寄存器中删除信号以允许网表内的可移动性从而进行后续重新定时。Fast Forward编译生成特定设计收敛建议,并通过移除所有时序限制来预测最佳性能。
完成Fast Forward管理后,可确定为提供最大收益需实现的建议。在RTL中实现适当的建议,并重编译设计以达到Fast Forward报告的性能水平。
Fast Forward Details Report提供如下信息:
名称 | 说明 |
---|---|
Step | 从预优化基础编译开始,显示各种Fast Forward优化步骤。
|
Fast Forward Optimization | 分析实现每个步骤所需优化的摘要。 |
Estimated fMAX | 实现设计中关于该步骤的建议后,估计fMAX性能。该操作具累积性,且步骤n代表实现前述所有步骤后的潜在fMAX。 |
Optimization Analyzed | (累积)已应用的所有连续优化步骤的列表。 |
Recommendation for Critical Chain | 列出针对设计建议更改的内容。这些建议旨在移除限制,并允许寄存器移动。 |