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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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5.6.4.3. 可编程延迟
可使用各种可编程延迟选项最小化tSU和tCO时间。 可编程延迟是旨在编译工程后才可使用的高级选项,检查I/O时序,并确定是否合格。
软件自动调整适用的可编程延迟,以帮助满足时序要求。关于这些选项的效果的详细信息,请参阅器件系列手册或数据表。
完成可编程延迟约束并编译设计后,可在Compilation Report的Delay Chain Summary部分查看每个延迟链和每个I/O管脚的已实现延迟值。
可使用Assignment Editor为支持的节点约束可编程延迟选项。还可通过Chip Planner和Resource Property Editor查看并修改目标器件的延迟链设置。执行完整编译后,使用Resource Property Editor进行更改时不需要重新编译整个设计;可直接将更改保存到网表。由于是直接对网表进行更改,重新编译时就不再自动进行更改。更改管理功能支持在后续编译中再次应用所更改内容。
尽管新近器件中的可编程延迟为用户可控,但Intel建议仅高级用户使用。然而 Intel® Quartus® Prime软件可能在Fitter阶段内部使用可编程延迟。
关于Intel器件可用的可编程延迟逻辑选项,请参阅 Intel® Quartus® Prime Help主题: