Intel® Quartus® Prime Pro Edition用户指南: 设计优化

ID 683641
日期 9/30/2019
Public
文档目录

5.4.2.7. 时钟架构

为获得更佳时序结果,请将由区域时钟驱动的寄存器放置到芯片的某个象限中。可使用Chip Planner查看时钟区域边界。

当器件顶部的I/Q接口连接到器件某象限中由区域时钟驱动的逻辑时,可能出现时序失败,并且布局限制来自或到I/O的长路径跨象限到逻辑。

使用不同类型的时钟源驱动覆盖整个器件的逻辑-全局(logic - global),或覆盖器件一半的双区域。或者,可降低I/O接口的频率以适应长路径延迟。也可重新设计器件管脚说明,将所有指定I/O与区域时钟象限相邻放置。当寄存器位置受限时就会出现该问题,例如使用Logic Lock区域,时钟资源或硬块(存储器,DSP,IP)。

Timing Analyzer时序报告中的Extra Fitter Information选项卡会通知路径中节点布局何时受限。 Extra Fitter Information选项卡不适用于 Intel® Stratix® 10器件。