仅对英特尔可见 — GUID: mwh1410471260924
Ixiasoft
2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
仅对英特尔可见 — GUID: mwh1410471260924
Ixiasoft
5.4.2.7. 时钟架构
为获得更佳时序结果,请将由区域时钟驱动的寄存器放置到芯片的某个象限中。可使用Chip Planner查看时钟区域边界。
当器件顶部的I/Q接口连接到器件某象限中由区域时钟驱动的逻辑时,可能出现时序失败,并且布局限制来自或到I/O的长路径跨象限到逻辑。
使用不同类型的时钟源驱动覆盖整个器件的逻辑-全局(logic - global),或覆盖器件一半的双区域。或者,可降低I/O接口的频率以适应长路径延迟。也可重新设计器件管脚说明,将所有指定I/O与区域时钟象限相邻放置。当寄存器位置受限时就会出现该问题,例如使用Logic Lock区域,时钟资源或硬块(存储器,DSP,IP)。
Timing Analyzer时序报告中的Extra Fitter Information选项卡会通知路径中节点布局何时受限。 Extra Fitter Information选项卡不适用于 Intel® Stratix® 10器件。
相关信息