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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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6.1.3.1. 查看特定体系结构设计信息
Chip Planner允许查看设计相关的特定体系结构信息。 在Layers Settings窗格中使能选项,可以查看:
- Device routing resources used by your design—查看块的连接方式,以及连接块的信号路由。
- LE configuration—查看设计中的逻辑元件(LE) 配置。例如,可查看已使用哪些LE输入;LE是否使用寄存器,look-up table(LUT, 查找表)或两者兼顾;还有通过LE的信号流。
- ALM configuration—查看设计中的ALM配置。例如,查看已使用哪些ALM输入;ALM是否占用寄存器,上层LUT,底层LUT,或两者兼顾。还可查看通过ALM的信号流。
- I/O configuration—查看器件I/O资源使用情况。例如,可查看已使用I/O资源则哪些组件,延迟链设置是否使能,设置为哪个I/O标准,和通过I/O的信号流。
- PLL configuration—查看设计中的锁相环(phase-locked loop,PLL)配置。例如,可查看已使用的PLL控制信号中哪些按照您的PLL设置。
- Timing—查看FPGA元件的输入和输出之间的延迟。例如,可分析DATAB输入到COMBOUT输出的时序。