Intel® Quartus® Prime Pro Edition用户指南: 设计优化

ID 683641
日期 9/30/2019
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文档目录

6.6. 分析和优化设计布局规划修订历史

以下修订历史适用于本章:

表 23.  文档修订历史
文档版本 Intel® Quartus® Prime版本 修订内容
2019.07.30 19.3.0 添加了新的在Chip Planner中使用用户指定时钟区域部分。
2019.07.01 19.1.0 添加了新的“插入区域”主题以说明Snap Logic Lock Region to选项。
2019.04.01 19.1.0
  • 添加了新的“Viewing Selected Contents”主题以介绍罗列所选设计单元的新报告。
2018.09.24 18.1.0
  • 添加了主题:查看时钟扇区利用率
  • 添加了主题:查看已布局节点的源和目标
  • 重命名主题:将生成扇入和扇出连接更改为查看已布局资源的扇入和扇出连接
2018.05.07 18.0.0
  • 添加关于使用迭代方法进行布局规划的建议。
2017.11.06 17.1.0
  • LogicLock Plus实例更改为Logic Lock
  • 添加了对自动调整大小Logic Lock区域的支持
  • 添加了对空Logic Lock区域的支持
  • 添加主题:关于通过Design Partition Planner和Chip Planner使用Auto Sized Regions(自动调整区域大小),Creating Partitions(创建分区)和Logic Lock Region(逻辑锁定区域)的考量。
2017.05.08 17.0.0
  • 章节结构重组和内容更新。
  • 添加了图示:时钟区域,Locate History Window中的Path List(路径列表),显示物理布线,使用添加矩形功能,使用减除去矩形功能,LogicLock区域中建孔,非连续LogicLock区域,布线区域,空白区域外的逻辑布局。
  • 更新图示:HSSI Channel块,突出显示布线,Arria 10器件中的高速和低功耗Tile,显示延迟高显布线,查案Chip Planner中的约束,LogicLock Plus区域窗口,使用Merge LogicLock Plus区域命令。
  • 创建了主题:将矩形添加到LogicLock Plus区域从LogicLock Plus区域减去矩形
  • 移动了主题:将查看关键路径移动到时序收敛和优化章节并重命名为关键路径
  • 重命名主题:将创建非矩形LogicLock Plus区域重命名为合并LogicLock Plus区域
  • 重命名主题:将Chip Planner概述重命名为Chip Planner中的设计布局规划分析
  • 重命名章节,从使用Chip Planner分析和优化设计布局规划重命名为分析和优化设计平面规划
2016.10.31 16.1.0
  • 品牌更名为Intel。
  • 添加了介绍如何在LogicLock Plus区域中创建孔洞的主题。
2016.05.02 16.0.0 更新关于创建LogicLock Plus区域的信息。
2015.11.02 15.1.0
  • Quartus II更改为Quartus Prime
  • 添加有关如何使用LogicLock区域的信息。
2015.05.04 15.0.0 添加有关LogicLock区域颜色编码的信息。
2014.12.15 14.1.0 更新了Virtual Pins约束的说明,以阐明约束的输入不可用。
2014年6月 14.0.0 更新文档格式
2013年11月 13.1.0 删除了HardCopy器件信息。
2013年5月 13.0.0 更新了“查看布线拥塞”部分

更新了针对Chip Planner的Quartus UI控制的参阅内容

2012年6月 12.0.0 删除了反馈问卷链接。
2011年11月 11.0.1 文档模板更新。
2011年5月 11.0.0
  • 更新了11.0发布。

    编辑了”LogicLock区域”

    更新了“查看布线拥塞”

    更新了“查找历史记录”

    更新了图示15-4、15-9、15-10和15-13

    添加图示15-6

2010年12月 10.1.0
  • 针对10.1发布而进行的更新。
2010年7月 10.0.0
  • 更新了器件支持信息。
  • 删除了关于时序收敛布局规划的参阅内容;删除了“使用时序收敛布局规划进行设计分析”部分
  • 添加了在线Help主题
  • 添加了“通过Design Partition Planner使用LogicLock区域”部分
  • 更新了“查看关键路径”部分
  • 更新了多个图形。
  • 文档修订历史的格式更新
2009年11月 9.1.0
  • 所支持器件的信息整体更新
  • 删除了关于不建议使用旧器件系列的Timing Closure Floorplan部分。(关于使用就器件系列的Timing Closure Floorplan的信息,请参阅文本存档中的早前版本Quartus Prime手册。)
  • 更新了“创建非矩形LogicLock区域”部分
  • 添加了“Selected Elements Window”部分
  • 更新了表12-1。
2008年5月 8.0.0
  • 更新了以下部分:

    “Chip Planner任务和层次”

    “LogicLock区域”

    “反标LogicLock区域”

    “时序收敛布局规划中的LogicLock区域”

  • 添加了以下部分:

    “保留LogicLock区域”

    “创建非矩形LogicLock区域”

    “查看器件中可用的时钟网络”

  • 更新了表10-1。
  • 删除了如下部分

    使用时序收敛布局规划保留LogicLock区域设计分析