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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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5.6.5.8. 复制用于扇出控制的寄存器
通常,由于受到非直接涉及传输错误的信号的影响,而导致时序错误。当具有较高扇出的非关键网络(off-critical nets),在跨越较大距离时扰乱其周围其他路径优化,往往出现这种情况。
复制这些具有全局影响力的信号的源,有助于将它们分散在多个跃点,甚至分散于多个时钟周期上,从而更专注于被你传输。
例如,以寄存器树形式复制高扇出信号,可将信号分散于几个时钟周期。随着信号沿着寄存器树进行处理,会逐渐将更多信号馈送到原始寄存器的本地副本中,从而任何单个寄存器的目的地都适当定位,并且对寄存器优化的影响最小。该优化的关键是确定复制项之间对原始信号扇出的分配。如果任何单个寄存器需要长距离运行,则寄存器树的优势被移除。
可手动创建寄存器树,并利用关于在整个设计中最佳分散信号的系统级知识,在RTL中对端点进行分组,其过程可能会耗时并产生广泛影响。有关手动创建寄存器树的更多信息,请参阅手动寄存器复制。
可通过下列任一方法自动创建寄存器树:
每种方法以其自有方式确定需创建的复制项数量以及如何在复制项之间分配扇出。