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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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5.5.3.2. 分析失败路径的提示
分析失败路径时,检查报告和波形以确定是否应用正确的约束,并根据需要添加时序异常。多周期约束通过指定的时钟周期数放宽建立或保持关系。 错误的路径约束会指定时序分析期间可被忽略的路径。两种约束都支持Fitter在受影响的路径上充分工作。
- 专注改善显示最差时间裕量的路径。Fitter会针对最差时间裕量的路径充分工作。如果修复了这些路径,Fitter就可能改善设计中其他失败时序路径。
- 检查出现在多个失败路径的节点。这些节点在时序报告窗中被置顶,并附带其最小时间裕量。查找具有公共源寄存器,目标寄存器,或公共中介组合性节点的路径。某些情况下,寄存器各不相同,但却是同一总线的其中一部分。
- 时序分析报告面板中,点击From或To栏的页眉以源或目标寄存器排列路径。如果看到公共节点,则这些节点表示设计中已通过更改源代码或 Intel® Quartus® Prime优化而改善的区域。仅约束其中一个路径的布局可能导致器件中公共节点被移至远处从而使得时序性能下降。