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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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1.3.2. 减短关键路径延迟
为满足涉及多个时钟,布线资源和面积约束的复杂时序要求, Intel® Quartus® Prime软件提供介于综合,布局规划编辑,布局布线以及时序分析处理之间的紧密交互。
默认情况下,运行 Intel® Quartus® Prime Fitter以满足时序要求,并在达到要求后停止。因此,实际约束对时序收敛至关重要。
收敛不足的设计会导致结果欠佳。而对于过度收敛的设计,Fitter可能会牺牲真正的关键路径而过度优化非关键路径。此外,面积和编译时间也可能随之增加。
对于资源使用率高的设计, Intel® Quartus® Prime Fitter可能无法找到合法位置。该情况下,Fitter会自动修改设置以尝试协调面积方面的性能。
Intel® Quartus® Prime Fitter提供的高级选项可在您正确设置约束时帮助提高设计性能。请使用Timing Optimization Advisor确定适合您设计的最佳选项。
高密度FPGA中,布线占据关键路径时序的主要部分。因此,复制或重新定时逻辑可促进Fitter减少关键路径上的延迟。 Intel® Quartus® Prime软件提供的网表优化按钮和物理综合选项可提高设计性能,但会大幅增加编译时间和面积。仅开启有助于保持合理编译时间和资源使用的选项。或者,可修改HDL以手动复制或调整时序逻辑。
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