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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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5.6.4.6. 脊柱时钟限制
在高时钟布线要求的工程中, Intel® Quartus® Prime软件中的限制会导致脊柱时钟(spine clock)错误。 这些错误通常出现在使用多个存储器接口和高速串行接口(HSSI)通道的设计中,尤其是PMA Direct模式。
全局时钟网络,区域时钟网络和外设时钟网络具有其他级别的时钟网络,称为spine clock。Spine clock将最后行和列时钟驱动到器寄存器;因此,芯片中的每个时钟通过spine clock到达每个芯片。Spine clock为用户非直接可控。
要减少spine clock有关的错误,请对设计进行约束以更好使用您的区域时钟资源:
- 如果您的设计中未使用Logic Lock区域,或者如果Logic Lock区域未与您的时钟域边界对齐,则请创建其他Logic Lock区域并进一步约束您的逻辑。
- 如果Periphery功能忽略Logic Lock区域约束,很可能由于全局时钟资源自动检测过程未正常运转。为确保全局时钟资源自动检测过程使用正确的位置,可为使用这些外设功能的I/O约束指定管脚。
- 默认情况下,一些 Intel® FPGA IP功能应用值为“双区域时钟”的全局信号约束。如果将您的逻辑约束到区域性时钟区域并将全局时钟设置为Regional而非Dual-Regional,则可减少时钟资源争用。