仅对英特尔可见 — Ixiasoft
2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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5.4.1.5. 评估其他报告并进行相应调整
难以封装的设计
Fitter Resource Section中, 在Resource Usage Summary下,查看Difficulty Packing Design报告。Difficulty Packing Design详细报告Fitter在将设计适配到器件,分区和Logic Lock区域时的工作级别(低,中或高)。
随着Difficulty Packing Design的难度不断增加,时序收敛变得更加困难。水平从中到高可能导致性能显著下降或编译时间增加。可考虑减少逻辑以降低封装难度。
查看被忽略的约束
Compilation Report包含被Fitter忽略的所有约束详情。如果设计名称更改且未更新约束,则通常旧的约束会被忽略。请务必确保任何预期约束未被忽略。
查看非默认设置
Synthesis和Fitter的报告显示编译中使用的非默认设置。查看非默认设置以确保更改有助于改善设计。
查看布局规划
使用Chip Planner查看布局。可使用Chip Planner,通过布局规划平面图中每个实体的不同颜色来找到层次实体。对于未归位的的逻辑,可根据您对其预计的位置进行查找。
例如,与I/O对接的逻辑应靠近I/O,而与IP或存储器对接的逻辑应靠近IP或存储器。
图 20. 以颜色编码的布局规划图
以下注释说明如何使用Floorplan with Color-Coded Entities(以颜色编码的布局规划图)中的可视性检查时序路径:
- 绿色块分散排开。检查这些路径是否时序失败,如果失败则与该模块连接的部分可能影响布局。
- 蓝色和水蓝色散开且混合相间。检查该状态是否因两种模块间的连接而形成。
- 位于底部的粉色逻辑必须与底部边缘的I/O对接。可通过任务栏上的按钮检查突出显示模块的扇入和扇出。
检查跨芯片的长程信号,并查看是否这些信号导致时序失败。
- 检查影响逻辑布局的信号的全局信号使用情况,并验证经Fitter置位的逻辑是否靠近其进行馈送的缓冲器,但远离相关逻辑。对非全局资源使用高扇出设置来拉拢逻辑。
- 检查布线拥塞。Fitter中逻辑分散到高拥塞区域,使得设计中难以布线。
评估布局布线
查看Fitter消息中编译时间的持续时间部分。如果布线比布局花费更多时间,则可能比预计中更难达到时序要求。
调整布局工作量
可增加Assignments > Settings > Compiler Settings > Advanced Settings (Fitter) > Placement Effort Multiplier值,以在 Fitter的Place阶段有更多编译时间和工作量。
查看和优化其他设置和RTL后,调整乘法器。提高该值(最大到4),进行尝试。如果性能或编译时间并未提高,则复位到默认设置。
图 21. Placement Effort Multiplier(布局效力倍增器)
调整Fitter工作强度
Fitter中Optimization mode设置允许指定Compiler的优化工作量是否集中于性能,资源利用率,功率或编译时间。
默认情况下,Fitter Optimization mode设置为Balanced (Normal flow)模式,表示一旦满足时序要求则即刻减少Fitter工作强度和编译时间。还可选择Optimization mode以针对性能,区域布线性,功率或资源使用情况进行优化。
要进一步提高Fitter工作强度,可启用 Assignments > Settings > Compiler Settings > Advanced Settings (Fitter) > Fitter Effort选项。默认Auto Fit设置可在满足时序要求后减少Fitter工作强度。Standard Fit (highest effort)设置使用最大工作强度且不考虑设计要求,从而导致较长编译时间和更多时序裕量。
图 22. Fitter工作强度
查看时序约束
请确保使用正确频率要求约束时钟。使用derive_pll_clocks约束可保持更新已生成时钟设置。Timing Analyzer可用于查看SDC约束。 例如,Task(任务)窗中的Diagnostic下,Report Ignored Constraints报告显示设计中的错误名称,而导致该错误的最普遍原因是设计层级结构中的更改。使用Report Unconstrained Paths报告查找不受约束的路径。按需添加约束,以便设计优化。