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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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6. 分析和优化设计平面布局规划
随着FPGA设计密度的增加,分析设计性能,布线拥塞和逻辑布局的能力对于满足设计要求至关重要。 本章讨论Chip Planner和Logic Lock区域如何帮助改善设计布局规划。
设计布局规划分析有助于收敛时序并确保高度复杂设计中实现最佳性能。通过 Intel® Quartus® Prime Chip Planner的分析能力,可帮助快速完成设计的时序收敛。可将Chip Planner连同Logic Lock区域一起使用以分层编译设计并协助布局规划。此外,使用分区保留单次编译运行后的布局和布线结果。
可执行设计分析,以及通过Chip Planner创建并优化设计布局规划。要进行I/O约束,请使用Pin Planner。
注: 最佳实践是,使用迭代设计流程定义资源布局。设置硬布局约束之前,可使用例如“Early Place Flow”之类的技术指导平面布局规划决策。
关于Early Place Flow的更多信息,请参阅 Intel® Quartus® Prime Pro Edition用户指南:编译器 。
关于布局规划Partial Reconfiguration设计的更多信息,请参阅 Intel® Quartus® Prime Pro Edition用户指南:局部重新配置 。