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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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5.1. 优化Multi Corner时序
工艺变化和操作条件导致路径延迟,但其显著小于slow corner timing模型中的路径延迟。因而,设计中的这些路径上会出现保持时间违规,并且极少情况下还会出现额外建立时间违规。
此外,针对具有较小工艺几何结构的新器件系列的设计在最高操作温度下并不一定出现最慢电路性能。使电路最慢运行的温度取决于所选器件,设计和编译结果。 Intel® Quartus® Prime软件为新的器件系列提供三种不同的timing corner以管理这种新的依存关系—Slow 85°C corner,Slow 0°C corner和Fast 0°C corner。对于其他器件系列,有2个timing corner可用—Fast 0°C和Slow 85°C corner。
Optimize multi-corner timing选项指示Fitter满足所有工艺极限(process corner)和操作条件下的时序要求。最终的设计实现稳健应对工艺,温度和电压差异。该选项默认开启,并增加大约10%的编译时间。
该选项关闭后,Fitter仅鉴于slow-corner时序模式(最慢的制造工艺器件用于给定速度等级并在低电压条件操作)的slow-corner延迟进行设计优化。