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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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5.4.3.1. 使用分区实现时序收敛
有一种实现时序收敛的技术为:将失败路径限制在单个设计分区内,从而分区之间不存在失败路径。然后可使用增量式编译按需进行更改以更正失败路径,并仅重新编译受影响的分区。
为使用该技术:
- 可在Design Partition Planner中,单击View > Show Timing Data加载时序数据。
失败路径上包含节点的实体在Design Partition Planner中显示为红色。
- 从顶层实体窗口拖动包含失败路径的实体以对其进行提取。
- 如果已提取的实体和顶层实体中并无失败路径,则右键点击已提取实体,然后单击Create Design Partition将该实体放置到其所属分区中。
- 将失败路径保持在分区中,以便分区间无交叉失败路径。
如果无法从已提取的实体中分离失败路径,则表示无跨分区边界的失败路径,因为可将实体还原至其主体中并不创建分区。
- 找出具有最差时间裕量的分区。对于所有其他分区,保留内容并设置为Empty。
关于保留分区内容的信息,请参阅 Intel® Quartus® Prime Pro Edition用户指南:基于块的设计 中的基于编译流程的增量式模块。
- 调整分区中的逻辑并根据需要重新运行Fitter,直到分区满足时序要求。
- 对具有失败路径的所有其他设计分区重复此过程。