JESD204B Intel® FPGA IP用户指南

ID 683442
日期 9/10/2020
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文档目录

4. JESD204B IP功能描述

JESD204B IP实现一个发送器(TX)和接收器(RX)模块。每个模块有两层,并包含下面的组件:

  • 介质访问控制(MAC)—包含链路层(链路状态机和字符替换)、CSR、Subclass 1和2确定性延迟、扰码器或解码器和多帧计数器的DLL模块。
  • 物理层(PHY)—包含8B/10B编码器、字对齐器、串化器和解串器的PCS和PMA模块。

可以为设计指定数据通路和封装,并单独生成它们。

DLL中的TX和RX模块利用Avalon-ST接口发送和接收数据,并利用Avalon-MM接口访问CSR。TX和RX模块运行在每通道32位的数据宽度上,其中帧将数据组合成每通道四组八位组。如果链路速率相同,那么多个TX和RX模块可以共享时钟和复位。

图 9.  JESD204B结构图概览如果您的设计使用hard PCS,那么8B/10B和字对齐器模块应为硬核逻辑,但如果您的设计使用soft PCS,那么8B/10B和字对齐器模块为软核逻辑。


图 10.  JESD204B IP TX和RX数据通路结构图

JESD204B IP使用Avalon-ST源(source)接口和接收(sink)接口(数据的单向流程)来发送和接收FPGA架构接口上的数据。



32-bit体系结构

JESD204B IP包含每通道32-bit内部数据通路。这意味着在发送数据到Avalon-ST数据总线之前,JESD204B IP预期数据样品会被集合到传输层的每通道32-bit数据(4八位字节)上。JESD204B IP在链路时钟域中运行。链路时钟运行在(数据速率/40),因为它在8B/10B编码后,在32-bit数据总线中运行。

由于内核的内核数据通路为32位,(F × K)值必须是4的阶数,来对齐32-bit边界上的多帧长度。此外,确定性延迟计数器值,如:LMFC计数器、RX Buffer Delay (RBD)计数器和Subclass 2调整计数器将会在链路时钟计数而不是帧时钟计数。

Avalon Streaming接口

设计实例中的JESD204B IP 和传输层使用Avalon streaming源(source)接口和接收(sink)接口。在这个内核中没有实现背压机制。JESD204B IP 预期上流器件中数据样品连续的数据流。

Avalon存储器映射接口

Avalon存储器映射从接口提供对内部CSR的访问。读写数据宽度为32位 (DWORD访问)。Avalon存储器映射从接口异步到txlink_clktxframe_clkrxlink_clkrxframe_clk时钟域。建议先对CSR配置空间释放复位。全部的运行JESD204B配置,如L、F、M、N、N'、CS、CF和HD,应该在释放链路和帧时钟域的复位之前进行了设置。

每个写传输含有0个周期的writeWaitTime,而读传输含有1个周期的readWaitTime和1个周期的readLatency