JESD204B Intel® FPGA IP用户指南

ID 683442
日期 9/10/2020
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4.4.2. 链路时钟

器件时钟是JESD204B系统的时序参考。

由于FPGA中的时钟网络体系结构,JESD204B IP内核没有使用器件时钟为SYSREF信号提供时钟,这是因为GCLKRCLK没有被完全补偿。建议您使用PLL Intel® FPGA IP内核(在Arria V,Cyclone V和Stratix V器件中)或者IOPLL Intel® FPGA IP内核(在 Intel® Arria® 10 Intel® Cyclone® 10 GX Intel® Stratix® 10器件中)生成链路时钟和帧时钟。PLL Intel® FPGA IP内核必须在normal modesource synchronous mode下操作,并使用一个专用参考时钟管脚作为输入参考时钟源来实现以下状态:

  • GCLKRCLK时钟网络延迟是完全补偿的。
  • 寄存器上的链路时钟和帧时钟相位对齐到时钟管脚的输入。

要实现设计之间的一致性(不管是帧时钟还是样品时钟),链路时钟要用作时序参考。

PLL Intel® FPGA IP内核应该提供来自同一个PLL的帧时钟和链路时钟,因为这两个时钟在设计中被视为同步的。

对于Subclass 0模式,器件时钟不要求采样SYSREF信号边沿。链路时钟不需要被相位补偿来采集SYSREF。因此,可以在PLL Intel® FPGA IP内核中使用direct模式生成链路时钟和帧时钟。如果F = 4,其中链路时钟与帧时钟相同,那么可以使用收发器(txphy_clkrxphy_clk信号)中的并行时钟输出,除了当PCS选项处于PMA Direct模式的情况之外。