4.6.1. 发送器信号
图 23. 发送器信号图L表示通道数。
| 信号 | 宽度 | 方向 | 说明 |
|---|---|---|---|
| 时钟和复位 | |||
| pll_ref_clk | 1 |
输入 |
收发器参考时钟信号。参考时钟选择取决于FPGA器件系列和数据速率。 此信号仅适用于Arria V，Cyclone V和Stratix V器件。 |
| txlink_clk | 1 |
输入 |
TX链路时钟信号。此时钟等于TX数据速率除以40。 对于Subclass 1，不能将txphy_clk信号的输出用作txlink_clk信号。要正确地采样SYSREF，内核PLL必须提供txlink_clk信号并且被配置为normal operating模式。 |
| txlink_rst_n_reset_n | 1 |
输入 |
复位TX链路时钟信号。该复位是一个有效低电平信号。 |
| txphy_clk[] | L |
输出 |
Hard PCS或Soft PCS模式下含有PCS选项的TX收发器的TX并行时钟输出。该时钟具有与txlink_clk信号相同的频率。对于PMA Direct模式下的PCS选项，该时钟是txlink_clk信号频率的一半。 如果txlink_clk和txframe_clk信号在Subclass 0操作模式下以相同的频率操作，那么该时钟输出作为用户可选的端口。 |
| tx_digitalreset[] 30 | L |
输入 |
收发器PCS模块的复位。此复位是一个有效高电平信号。
注： 此信号不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
|
| tx_digitalreset_stat[] | L | 输出 | 连接到收发器复位控制器的TX PCS数字复位状态端口。此信号仅适用于 Intel® Stratix® 10 L-tile and H-tile器件。 |
| tx_analogreset[] 30 | L |
输入 |
收发器PMA模块的复位。此复位是一个有效高电平信号。
注： 此信号不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
|
| tx_analogreset_stat[] | L | 输出 | 连接到收发器复位控制器的TX PMA模拟复位状态端口。
注： 此信号仅适用于 Intel® Stratix® 10 L-tile and H-tile器件。
|
| pll_locked[] 30 | L | 输出 |
这是Arria V，Cyclone V和Stratix V器件的硬核收发器的PLL锁定输出信号。此信号置位以指示TX收发器PLL被锁定。 |
| 输入 | 这是 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件的输入信号。
注： 此信号不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
|
||
| tx_cal_busy[] 30 | L |
输出 |
TX校准进行时信号。该信号置位来表示TX收发器校准正在时行。
注： 此信号不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
|
| pll_powerdown[] 30 |
|
输入 |
TX收发器PLL断电信号。 此信号仅适用于Arria V，Cyclone V和Stratix V器件。 |
| tx_bonding_clocks (Single Channel) tx_bonding_clocks_ch<0..L-1>[] (Multiple Channels) |
6 | 输入 |
收发器PLL绑定时钟。收发器PLL生成提供这些时钟。 当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10 L-tile and H-tile器件选择Bonded模式时，此信号才可用。
注： 此信号不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
|
| tx_serial_clk0 (Single Channel) tx_serial_clk0_ch<0..L-1> (Multiple Channels) |
1 | 输入 |
收发器PLL串行时钟。这是PMA中的串化器时钟。收发器PLL生成提供这些时钟。 当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10 L-tile and H-tile器件选择Non-bonded模式时，此信号才可用。
注： 此信号不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
|
| 信号 |
宽度 |
方向 | 说明 |
| 收发器接口 | |||
| tx_serial_data[] | L |
输出 |
差分高速串行输出数据。此时钟被嵌入到串行数据流中。 |
| tx_serial_data_n | L |
输出 |
差分高速串行输出数据。此时钟嵌入在串行数据流中。您无需在顶层pinout上连接此信号即可进行正确的编译。
注： 此信号仅适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
|
| reconfig_to_xcvr[] |
|
输入 |
从收发器重新配置控制器IP内核到PHY器件重配置信号。 此信号仅适用于Arria V，Cyclone V和Stratix V器件。 无论是否使能运行时重配置，都必须将这些信号连接到收发器重配置控制器IP内核。收发器重配置控制器IP内核在收发器上电期间也支持各种校准功能。 |
| reconfig_from_xcvr[] |
|
输出 |
重配置信号到收发器重配置控制器IP内核。 此信号仅适用于Arria V，Cyclone V和Stratix V器件。 无论是否使能运行时重配置，都必须将这些信号连接到收发器重配置控制器IP内核。收发器重配置控制器IP内核在收发器上电期间也支持各种校准功能。 |
| reconfig_clk reconfig_clk[] reconfig_clk_ch<0..L-1> |
|
输入 |
Avalon-MM时钟输入。频率范围是100–125 MHz。 当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能动态重配置时，此信号才可用。 |
| reconfig_reset reconfig_reset[] reconfig_reset_ch<0..L-1> |
|
输入 |
收发器重配置控制器IP内核的复位信号。该信号处于有效高电平且对电平敏感。 当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能动态重配置时，此信号才可用。 |
| reconfig_avmm_address[] reconfig_avmm_address_ch<0..L-1>[] |
Intel® Arria® 10
Intel® Stratix® 10
|
输入 |
Avalon-MM地址。 当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能动态重配置时，此信号才可用。 |
| reconfig_avmm_writedata[] reconfig_avmm_writedata_ch<0..L-1>[] |
除了 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile的所有器件。
Intel® Stratix® 10 E-tile器件。
|
输入 |
输入数据。 当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能动态重配置时，此信号才可用。 |
| reconfig_avmm_readdata[] reconfig_avmm_readdata_ch<0..L-1>[] |
除了 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile的所有器件。
Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
|
输出 |
输出数据。 当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能动态重配置时，此信号才可用。 |
| reconfig_avmm_write reconfig_avmm_write[] reconfig_avmm_write_ch<0..L-1> |
|
输入 |
写信号。此信号是有效高电平的。 当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能动态重配置时，此信号才可用。 |
| reconfig_avmm_read reconfig_avmm_read[] reconfig_avmm_read_ch<0..L-1> |
|
输入 |
读信号。此信号是有效高电平的。 当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能动态重配置时，此信号才可用。 |
| reconfig_avmm_waitrequest reconfig_avmm_waitrequest[] reconfig_avmm_waitrequest_ch<0..L-1> |
|
输出 |
等待请求信号。 当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能动态重配置时，此信号才可用。 |
| phy_tx_ready | L | 输出 | 此信号表明收发器TX准备就绪。
注： 此信号仅适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
|
| phy_tx_pma_ready | L | 输出 | 此信号表明收发器TX PMA准备就绪。在置位或者置低任何TX复位前，必须置位此信号。
注： 此信号仅适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
|
| phy_tx_rst_n | 1 | 输入 | 高电平有效硬核复位信号，用于复位收发器TX接口。 置位此信号不会复位收发器PMA。请参考E-tile Transceiver PHY User Guide来了解如何通过Avalon-MM重配置接口对PMA进行复位。
注： 此信号仅适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
|
| 信号 |
宽度 |
方向 |
说明 |
| Avalon-ST接口 | |||
| jesd204_tx_link_data[] | L*32 |
输入 |
表明txlink_clk时钟速率的32-bit用户数据，其中四组八位组被封装成一个每通道32-bit数据宽度。 第一组八位组位于bit[31:24]，接着是bit[23:16]、bit[15:8]，最后的八位组是bit[7:0]。通道0数据始终位于较低的32-bit数据。如果超过一个通道被例化，那么通道1位于bit[63:32]，其中第一组八位组在bit[63:56]位置。 |
| jesd204_tx_link_valid | 1 |
输入 |
表明传输层的数据有效或者无效。TX内核中的Avalon-ST接收接口无法被反压，并且在jesd204_tx_link_ready信号被置位时，假定数据在每个周期上始终是有效的。
|
| jesd204_tx_link_ready | 1 |
输出 |
表明TX内核中的Avalon-ST接收接口准备好接收数据。Avalon-ST接收接口在USER_DATA相位的链路状态上置位该信号。就绪延迟(ready latency)为0。 |
| jesd204_tx_frame_ready | 1 |
输出 |
表明传输层中的Avalon-ST接收接口准备好接收数据。Avalon-ST接收接口在ILAS第4个(4th)多帧的JESD204B链路状态以及USER_DATA相位上置位该信号。就绪延迟(ready latency)为0。 |
| 信号 |
宽度 |
方向 |
说明 |
| Avalon-MM接口 | |||
| jesd204_tx_avs_clk | 1 |
输入 |
Avalon-MM接口时钟信号。此时钟与JESD204B IP内核中的所有功能时钟异步。JESD204B IP内核可以处理任何交叉时钟比率，因此时钟频率范围可以从75 MHz到125 Mhz。 |
| jesd204_tx_avs_rst_n | 1 |
输入 |
该复位与jesd204_tx_avs_clk信号相关。该复位是一个有效低电平信号。可以异步置位该复位信号，但解除必须同步到jesd204_tx_avs_clk信号。无效该信号后，CPU可以配置CSR。 |
| jesd204_tx_avs_chipselect | 1 |
输入 |
出现该信号时，从端口忽略所有Avalon-MM信号，除非该信号被置位。该信号必须与读写信号结合使用。如果Avalon-MM总线不支持芯片选择，建议您将该端口连接到1。 |
| jesd204_tx_avs_address[] | 8 |
输入 |
对于Avalon-MM从接口，互连在地址空间中将字节地址转成字地址，这样每个从接口是对一个字的数据的访问。例如，地址 = 0选择从接口的第一个字，地址 = 1选择从接口的第二个字。 |
| jesd204_tx_avs_writedata[] | 32 |
输入 |
写传输的32位数据。如果两个信号都出现，那么该信号的宽度和jesd204_tx_avs_readdata[31:0]信号必须相同。 |
| jesd204_tx_avs_read | 1 |
输入 |
置位该信号来表明一个读传输。这是一个有效高电平信号，并且要求使用jesd204_tx_avs_readdata[31:0]信号。 |
| jesd204_tx_avs_write | 1 |
输入 |
置位该信号来表明一个写传输。这是一个有效高电平信号，并且要求使用jesd204_tx_avs_writedata[31:0]信号。 |
| jesd204_tx_avs_readdata[] | 32 |
输出 |
从Avalon-MM从接口到主接口驱动32位数据响应一个读传输。 |
| jesd204_tx_avs_waitrequest | 1 |
输出 |
此信号被Avalon-MM从接口置位来表明它无法响应读或写请求。JESD204B IP内核将此信号连接到0以返回访问周期中的数据。 |
| 信号 |
宽度 |
方向 |
说明 |
| JESD204接口 | |||
| sysref | 1 |
输入 |
JESD204B Subclass 1实现中的SYSREF信号。 对于Subclass 0和Subclass 2模式，将该信号连接到0。 |
| sync_n | 1 |
输入 |
表明来自转换器件或者接收器的SYNC_N。这是有效低电平信号并被置位到0来表明转换器件中的同步请求或错误报告。 要表明同步请求，转换器件必须置位该信号至少5个帧和9组八位组。 要表明错误报告，转换器件必须确保脉冲至少一个周期的txlink_clk信号，或两个周期的txframe_clk信号(看哪个周期较长)。 |
| dev_sync_n | 1 |
输出 |
表明一个干净的同步请求。这是有效低电平信号并被置位到0来表明仅同步请求。sync_n信号错误报告掩盖了该信号。该信号在软件启动同步期间也被置位。 |
| mdev_sync_n | 1 |
输入 |
表明一个多器件同步请求。应该在外部完成同步信号组合，然后通过该信号输入到JESD204B IP内核。
在不需要同步的多器件的单链路实例中，将dev_sync_n信号连接到该信号。 |
| somf[] | 4 | 输出 | 表明多帧的开始。
|
| 信号 |
宽度 |
方向 |
说明 |
| CSR | |||
| jesd204_tx_frame_error | 1 |
输入 |
表明由于无效数据而产生的空数据流的可选信号。该信号被置位为高电平，表明从传输层到TX内核传输数据期间的错误。 |
| csr_l[] | 5 |
输出 |
表明链路中有效通道的数量。传输层可将该信号用作运行时参数。 |
| csr_f[] | 8 |
输出 |
表明每个帧中八位组的数量。传输层可将该信号用作运行时参数。 |
| csr_k[] | 5 |
输出 |
表明每个多帧中帧的数量。传输层可将该信号用作运行时参数。 |
| csr_m[] | 8 |
输出 |
表明链路中转换器的数量。传输层可将该信号用作运行时参数。 |
| csr_cs[] | 2 |
输出 |
表明每个样品中控制位的数量。传输层可将该信号用作运行时参数。 |
| csr_n[] | 5 |
输出 |
表明转换器分辨率。传输层可将该信号用作运行时参数。 |
| csr_np[] | 5 |
输出 |
表明每个样品的总位数。传输层可将该信号用作运行时参数。 |
| csr_s[] | 5 |
输出 |
表明每个帧周期中每个转换器的样品数量。传输层可将该信号用作运行时参数。 |
| csr_hd | 1 |
输出 |
表明高密度数据格式。传输层可将该信号用作运行时参数。 |
| csr_cf[] | 5 |
输出 |
表明每条链路中每个帧时钟周期的控制字的数量。传输层可将该信号用作运行时参数。 |
| csr_lane_powerdown[] | L |
输出 |
表明被断电的通道。如果已经配置了链路，并希望减少有效通道的数量，那么需要设置这个信号。 |
| 信号 |
宽度 |
方向 |
说明 |
| 频带外(OOB) | |||
| jesd204_tx_int | 1 |
输出 |
JESD204B IP内核的中断管脚。检测到任何错误或同步请求时，置位中断。配置tx_err_enable寄存器来设置触发中断的错误类型。 |
| 信号 |
宽度 |
方向 |
说明 |
| 测试或调试 | |||
| jesd204_tx_dlb_data[] | L*32 |
输出 |
TX到RX环回测试中来自DLL的并行数据的可选信号。31 |
| jesd204_tx_dlb_kchar_data[] | L*4 |
输出 |
表明TX到RX环回测试中每个字节的K字符值的可选信号。31 |
| csr_tx_testmode[] | 4 |
输出 |
表明设计实例中的JESD204B IP core的测试模式和测试码型生成器的测试码型。
注： 测试码型生成器是设计实例的一部分，而不是JESD204B IP core的一部分。
请参考寄存器映射中的tx_test寄存器。 |
| csr_tx_testpattern_a[] | 32 | 输出 | 一个用于测试目的的32-bit固定数据码型，例如：短传输层测试码型。您可以通过TX寄存器user_test_pattern_a (offset 0xD4)配置固定数据码型。 32 |
| csr_tx_testpattern_b[] | 32 | 输出 | 一个用于测试目的的32-bit固定数据码型，例如：短传输层测试码型。您可以通过TX寄存器user_test_pattern_b (offset 0xD8)配置固定数据码型。 32 |
| csr_tx_testpattern_c[] | 32 | 输出 | 一个用于测试目的的32-bit固定数据码型，例如：短传输层测试码型。您可以通过TX寄存器user_test_pattern_c (offset 0xDC)配置固定数据码型。 32 |
| csr_tx_testpattern_d[] | 32 | 输出 | 一个用于测试目的的32-bit固定数据码型，例如：短传输层测试码型。您可以通过TX寄存器user_test_pattern_d (offset 0xE0)配置固定数据码型。 32 |
30 Transceiver PHY Reset Controller IP core控制此信号。
31 此信号仅用于内部测试目的。您可以断开此信号。
32 You can connect this signal to the TX transport layer as test data samples or to the JESD204B TX IP core to emulate data from the TX transport layer. You may ignore this signal if unused. to the JESD204B TX IP core.