JESD204B Intel® FPGA IP用户指南

ID 683442
日期 9/10/2020
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4.3.5. 链路启动顺序

txlink_rst_nrxlink_rst_n信号被置位时,设置运行时LMF配置。当txlink_rst_n或者rxlink_rst_n置低时,JESD204B IP内核开始操作。下面的部分介绍了每个子类模式下的详细操作。

TX (Subclass 0)

在复位置低时,JESD204B TX IP内核在CGS相位。转换器件中的SYNC_N置低使能JESD204B TX IP内核退出CGS相位,并进入ILAS相位(在csr_lane_sync_en = 1时)或者用户数据相位(在csr_lane_sync_en = 0时)。

TX (Subclass 1)

在复位置低时,JESD204B TX IP内核在CGS相位。转换器件中的SYNC_N置低使JESD204B TX IP内核退出CGS相位。IP内核确保在退出CGS相位和进入ILAS相位之前至少采集一个SYSREF上升沿。这是为了防止在SYSREF被采样之前SYNC_N被置低情况下的争用状态。SYSREF采样对于确保JESD204B Subclass 1系统中的确定性延迟是至关重要的。

TX (Subclass 2)

与Subclass 1模式类似,JESD204B TX IP内核在复位置低的CGS相位上。转换器和IP内核之间的LMFC对齐在SYNC_N置低后开始。JESD204B TX IP内核检测SYNC_N的置低,并把时序比作其自身的LMFC。在寄存器映射中更新了链路时钟域中所要求的调整。需要在寄存器更新最后的相位调整值,在ILAS期间将该值传输到转换器。DAC调整LMFC相位并在错误报告中确认相位变化。这个错误报告包含新的DAC LMFC相位信息,支持环路迭代,直到它们之间的相位对齐。

RX (Subclass 0)

JESD204B RX IP内核在复位时驱动并保持SYNC_N (dev_sync_n signal)为低。在复位置低上,JESD204B RX IP内核检测是否有足够的/K/字符在同步请求之外移动其状态机。一旦检测到足够的/K/字符,IP内核就会置低SYNC_N

RX (Subclass 1)

JESD204B RX IP内核驱动并保持SYNC_N (dev_sync_n信号)为低电平(当此信号处于复位状态时)。在复位置低时,JESD204B RX IP内核检测是否有足够的/K/字符将其状态机移出同步请求。IP内核也确保在置低SYNC_N之前至少采集有一个SYSREF上升沿。这是为了防止在SYNC_N被置低情况下(在SYSREF被采集后根据内部自由运行LMFC计数而不是更新的LMFC计数)的争用状态。

RX (Subclass 2)

JESD204B RX IP内核与Subclass 1模式的一样。在该模式下,逻辑器件始终是主时序参考。在SYNC_N置低时,ADC调整LMFC时序以匹配IP内核。