JESD204B Intel® FPGA IP用户指南

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ID 683442
日期 9/10/2020
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文档目录
文档目录 x
1. JESD204B IP快速参考 2. 关于JESD204B Intel® FPGA IP 3. 入门 4. JESD204B IP功能描述 5. JESD204B IP确定性延迟实现指南 6. JESD204B IP调试指南 7. JESD204B Intel® FPGA IP 用户指南存档 8. JESD204B Intel® FPGA IP用户指南的文档修订历史
2. 关于JESD204B Intel® FPGA IP x
2.1. 发布信息 2.2. 器件系列支持 2.3. 数据通路模式 2.4. IP种类 2.5. JESD204B IP配置 2.6. 通道绑定 2.7. 性能和资源利用
2.5. JESD204B IP配置 x
2.5.1. 运行时配置 F参数
3. 入门 x
3.1. Intel® FPGA IP核介绍 3.2. Intel® FPGA IP核安装和许可 3.3. Intel® FPGA IP Evaluation Mode 3.4. 升级IP核 3.5. IP Catalog和参数编辑器 3.6. 设计演练(Design Walkthrough) 3.7. JESD204B设计实例 3.8. JESD204B IP设计考量 3.9. JESD204B Intel® FPGA IP参数 3.10. JESD204B IP组件文件 3.11. JESD204B IP测试台
3.6. 设计演练(Design Walkthrough) x
3.6.1. 创建一个新的 Intel® Quartus® Prime工程 3.6.2. 参数化并生成 IP 3.6.3. 编译JESD204B IP Core设计 3.6.4. 编程FPGA器件
3.8. JESD204B IP设计考量 x
3.8.1. 在Platform Designer中集成JESD204B IP 3.8.2. 管脚分配(Pin Assignments) 3.8.3. 添加外部收发器PLL 3.8.4. 输入时钟的时序约束
3.11. JESD204B IP测试台 x
3.11.1. 生成和仿真IP测试台 3.11.2. 测试台仿真流程
3.11.1. 生成和仿真IP测试台 x
3.11.1.1. 生成测试台仿真模型 3.11.1.2. 仿真IP测试台
4. JESD204B IP功能描述 x
4.1. 发送器 4.2. 接收器 4.3. 操作 4.4. 时钟方案 4.5. 复位方案 4.6. 信号 4.7. 寄存器
4.1. 发送器 x
4.1.1. TX数据链路层 4.1.2. TX PHY层
4.1.1. TX数据链路层 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. 用户数据相位
4.2. 接收器 x
4.2.1. RX数据链路层 4.2.2. RX PHY层
4.2.1. RX数据链路层 x
4.2.1.1. RX CGS 4.2.1.2. 帧同步 4.2.1.3. 帧对齐 4.2.1.4. 通道对齐 4.2.1.5. ILAS数据 4.2.1.6. 初始通道同步
4.3. 操作 x
4.3.1. 操作模式 4.3.2. 扰码器/解码器 4.3.3. SYNC_N信号 4.3.4. 链路重新初始化 4.3.5. 链路启动顺序 4.3.6. 通过SYNC_N信号的错误报告
4.3.1. 操作模式 x
4.3.1.1. Subclass 0操作模式 4.3.1.2. Subclass 1操作模式 4.3.1.3. Subclass 2操作模式
4.4. 时钟方案 x
4.4.1. 器件时钟 4.4.2. 链路时钟 4.4.3. 本地多帧时钟(Local MultiFrame Clock) 4.4.4. 时钟相关性 4.4.5. 收发器校准时钟源
4.5. 复位方案 x
4.5.1. 复位顺序 4.5.2. ADC–FPGA子系统复位序列 4.5.3. FPGA–DAC子系统复位序列
4.6. 信号 x
4.6.1. 发送器信号 4.6.2. 接收器信号
4.7. 寄存器 x
4.7.1. 寄存器访问类型约定 4.7.2. 发送器寄存器 4.7.3. 接收器寄存器(Receiver Registers)
5. JESD204B IP确定性延迟实现指南 x
5.1. 约束输入SYSREF信号 5.2. 可编程RBD偏移 5.3. 可编程的LMFC偏移 5.4. 链路重新初始化期间保持确定性延迟
6. JESD204B IP调试指南 x
6.1. 时钟方案 6.2. JESD204B参数 6.3. SPI编程 6.4. 转换器和FPGA操作条件 6.5. 信号极性和FPGA管脚分配 6.6. 创建Signal Tap调试文件以匹配设计层次结构 6.7. 使用System Console调试JESD204B链路
6.6. 创建Signal Tap调试文件以匹配设计层次结构 x
6.6.1. 删除无关信号并添加E-Tile PHY信号
1. JESD204B IP快速参考
2. 关于JESD204B Intel® FPGA IP
3. 入门
4. JESD204B IP功能描述
5. JESD204B IP确定性延迟实现指南
6. JESD204B IP调试指南
7. JESD204B Intel® FPGA IP 用户指南存档
8. JESD204B Intel® FPGA IP用户指南的文档修订历史

2.5.1. 运行时配置

JESD204B IP支持在所有受支持器件( Intel® Stratix® 10除外)中对LMF参数进行运行时配置。对于 Intel® Stratix® 10器件，必须根据的JESD204B Configurations Tab中所示的IP配置的目标转换器件对JESD204B IP core进行参数化。

注： 对于 Intel® Stratix® 10器件，对某些器件的运行时访问已被禁用。请参考TX和RX寄存器映射来获得更多信息。

在IP生成期间必须被正确设置的最关键参数是L和F参数。参数L表示支持的最大通道数，参数F表示确定性延迟所需的抖动去除缓冲的大小。在参数化期间生成硬件，这意味着运行时可编程性受限于(fall back)参数化和生成的硬件，不能超出参数化的IP内核。

您可以使用运行时配置通过各种LMF配置对转换器件的性能进行原型设计和评估。然而，在实际生产中， Intel® 建议使用所需的LMF生成JESD204B IP core，从而得到优化的门数(gate count)。

例如：如果转换器件支持LMF = 442和LMF = 222检查这两种配置的性能，那么需要使用最大的F和L生成JESD204B IP ，其中L = 4，F = 2。操作期间，可以使用退步运行配置(fall back configuration)来禁用LMF = 222模式中没有使用的通道。必须确保另一种JESD204B配置(如：M、N、S、CS、CF和HD)没有违反F参数设置。您可以访问Configuration and Status Register (CSR)空间来修改其他配置，例如：

  • K (multiframe)
  • 器件和通道ID
  • 使能和禁用扰码器
  • 使能和禁用字符替换

F参数

此参数指示JESD204B链路运行在多少个八位位组每通道每帧。

  • Intel® Agilex™ 和 Intel® Stratix® 10 (L-tile，H-tile和E-tile)器件支持F = 1–256 (F = 3 可用)
  • Intel® Cyclone® 10 GX， Intel® Arria® 10， Stratix® V， Arria® V， Arria® V GZ和 Cyclone® V器件支持 F = 1, 2, 4–256 (F = 3 不可用)

要支持高密度(HD)数据格式， JESD204B IP跟踪帧起始和帧结束，因为F可以为奇数或者偶数。帧起始以及多帧的起始环绕32-bit数据宽度体系结构。RX IP输出帧起始(sof[3:0])和多帧起始(somf[3:0])，它们用作标记，使用Avalon-ST数据流。传输层根据这些标记构建帧。

在HD数据格式被设为0的简单系统中，F始终为1、2、4、6、8等等。这简化了传输层设计，因此，不需要使用sof[3:0]和somf[3:0]标记。

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