4.6.2. 接收器信号

JESD204B Intel® FPGA IP用户指南

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ID 683442

日期 9/10/2020

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4.6.2. 接收器信号

图 24. 接收器信号图L表示通道数。

表 26. 接收器信号
信号	宽度	方向	说明
时钟和复位
`pll_ref_clk`	1	输入	收发器参考时钟信号。
`rxlink_clk`	1	输入	Avalon-ST接口使用的RX链路时钟信号。此时钟等于RX数据速率除以40。对于Subclass 1，不能将`rxphy_clk`信号的输出用作`rxlink_clk`信号。要正确地采样`SYSREF`，内核PLL必须提供`rxlink_clk`信号并且必须被配置为normal operating模式。
`rxlink_rst_n_reset_n`	1	输入	复位RX链路时钟信号。该复位是一个有效低电平信号。
`rxphy_clk[]`	L	输出	恢复时钟信号。该时钟源自时钟数据恢复(CDR)，频率取决于JESD204B IP内核数据速率。对于Hard PCS或者Soft PCS模式中的PCS选项，此时钟的频率与`rxlink_clk`信号的频率相同。对于PMA Direct模式中的PCS选项，此时钟的频率是`rxlink_clk`信号的频率的一半。
`rx_digitalreset[]` ³³	L	输入	复位收发器PCS模块。该复位是有效高电平信号。注：此信号不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
`rx_digitalreset_stat[]`	L	输出	连接到收发器复位控制器的TX PCS数字复位状态端口。注：此信号仅适用于 Intel® Stratix® 10 L-tile and H-tile器件。
`rx_analogreset[]` ³³	L	输入	复位CDR和收发器PMA模块。该复位是有效高电平信号。注：此信号不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
`rx_analogreset_stat[]`	L	输出	连接到收发器复位控制器的TX PMA模拟复位状态端口。注：此信号仅适用于 Intel® Stratix® 10 L-tile and H-tile器件。
`rx_islockedtodata[]` ³³	L	输出	置位该信号表明RX CDR PLL锁定到RX数据，并且RX CDR已从LTR切换到LTD模式。
`rx_cal_busy[]` ³³	L	输出	RX校准进行时信号。置位该信号来表示RX收发器校准正在进行。注：此信号不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
信号	宽度	方向	说明
收发器接口
`rx_serial_data[]`	L	输入	差分高速输入串行数据。时钟从串行数据流中恢复。
`rx_serial_data_n`	L	输入	差分高速输入串行数据。时钟从串行数据流中恢复。注：此信号仅适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
`reconfig_to_xcvr[]`	L*70	输入	硬核收发器的动态重配置输入。此信号仅适用于Arria V，Cyclone V和Stratix V器件。无论是否使能运行时重配置，都必须将这些信号连接到收发器重配置控制器IP内核。收发器重配置控制器IP内核在收发器上电期间也支持各种校准功能。
`reconfig_from_xcvr[]`	L*46	输出	硬核收发器的动态重配置输出。此信号仅适用于Arria V，Cyclone V和Stratix V器件。无论是否使能运行时重配置，都必须将这些信号连接到收发器重配置控制器IP内核。收发器重配置控制器IP内核在收发器上电期间也支持各种校准功能。
`reconfig_clk` `reconfig_clk[]` `reconfig_clk_ch<0..L-1>`	1 if Share Reconfiguration Interface = On L if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = Off 1 bit per channel port if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = On	输入	Avalon-MM时钟输入。频率范围为100–125 MHz。当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能动态重配置时，此信号才可用。
`reconfig_reset` `reconfig_reset[]` `reconfig_reset_ch<0..L-1>`	1 if Share Reconfiguration Interface = On L if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = Off 1 bit per channel port if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = On	输入	收发器重配置控制器IP内核的复位信号。该信号处于有效高电平且对电平敏感。当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能动态重配置时，此信号才可用。
`reconfig_avmm_address[]` `reconfig_avmm_address_ch<0..L-1>[]`	Intel® Arria® 10 and Intel® Cyclone® 10 GX log₂L1024 if Share Reconfiguration Interface = On 10L if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = Off 10 bits per channel port if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = On Intel® Stratix® 10 log₂L2048 if Share Reconfiguration Interface = On 11L if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = Off 11 bits per channel port if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = On	输入	Avalon-MM地址。当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能动态重配置时，此信号才可用。
`reconfig_avmm_writedata[]` `reconfig_avmm_writedata_ch<0..L-1>[]`	用于除了 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile的所有器件。 32 if Share Reconfiguration Interface = On 32L if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = Off 32 bits per channel port if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = On 用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。 8 if Share Reconfiguration Interface = On 8L if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = Off 8 bits per channel port if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = On	输入	输入数据。当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能动态重配置时，此信号才可用。
`reconfig_avmm_readdata[]` `reconfig_avmm_readdata_ch<0..L-1>[]`	用于除了 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile的所有器件。 32 if Share Reconfiguration Interface = On 32L if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = Off 32 bits per channel port if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = On 用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。 8 if Share Reconfiguration Interface = On 8L if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = Off 8 bits per channel port if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = On	输出	输出数据。当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能动态重配置时，此信号才可用。
`reconfig_avmm_write` `reconfig_avmm_write[]` `reconfig_avmm_write_ch<0..L-1>`	1 if Share Reconfiguration Interface = On L if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = Off 1 bit per channel port if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = On	输入	写信号。该信号是有效高电平的。当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能动态重配置时，此信号才可用。
`reconfig_avmm_read` `reconfig_avmm_read[]` `reconfig_avmm_read_ch<0..L-1>`	1 if Share Reconfiguration Interface = On L if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = Off 1 bit per channel port if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = On	输入	读信号。该信号是有效高电平的。当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能动态重配置时，此信号才可用。
`reconfig_avmm_waitrequest` `reconfig_avmm_waitrequest[]` `reconfig_avmm_waitrequest_ch<0..L-1>`	1 if Share Reconfiguration Interface = On L if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = Off 1 bit per channel port if Share Reconfiguration Interface = Off and Provide Separate Reconfiguration Interface for Each Channel = On	输出	等待请求信号。当对 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能动态重配置时，此信号才可用。
`phy_rx_ready`	L	输出	此信号表明收发器RX准备就绪。注：此信号仅适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
`phy_rx_pma_ready`	L	输出	此信号表明收发器RX PMA准备就绪。在置位或者置低任何RX复位前，必须置位此信号。注：此信号仅适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
`phy_rx_rst_n`	1	输入	高电平有效硬核复位信号，用于复位收发器RX接口。置位此信号不会复位收发器PMA。请参考E-tile Transceiver PHY User Guide来了解如何通过Avalon-MM重配置接口对PMA进行复位。注：此信号仅适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
信号	宽度	方向	说明
Avalon-ST接口
`jesd204_rx_link_data[]`	L*32	输出	表明DLL到传输层的32位数据。数据格式为大端，其中最早的八位组被布局在bit [31:24]，而最晚的八位组被布局在bit [7:0]。
`jesd204_rx_link_valid`	1	输出	表明传输层的数据有效或者无效。RX内核中的Avalon-ST发送器接口无法被背压，并且在`jesd204_rx_data_valid`信号被置位时发送数据。 0 — 数据无效 1 — 数据有效
`jesd204_rx_link_ready`	1	输入	表明传输层中的Avalon-ST接收接口准备好接收数据。
`jesd204_rx_frame_error`	1	输入	表明由于无效数据而产生的空数据流。该信号被置位为高电平，表明从RX内核到传输层传输数据期间的错误。
信号	宽度	方向	说明
Avalon-MM接口
`jesd204_rx_avs_clk`	1	输入	Avalon-MM接口时钟信号。此时钟与JESD204B IP内核中的所有功能时钟异步。JESD204B IP内核可以处理任何交叉时钟比率，因此时钟频率范围可以从75 MHz到125 Mhz。
`jesd204_rx_avs_rst_n`	1	输入	该复位与`jesd204_rx_avs_clk`信号相关。该复位是一个有效低电平信号。可以异步地置位该复位信号，但该复位的解除必须是与`jesd204_rx_avs_clk`信号同步。该复位解除后，CPU可以配置CSR。
`jesd204_rx_avs_chipselect`	1	输入	出现该信号时，从端口忽略所有Avalon-MM信号，直到该信号被置位。该信号必须与读写信号结合使用。如果Avalon-MM总线不支持芯片选择，建议您将该端口连接到1。
`jesd204_rx_avs_address[]`	8	输入	对于Avalon-MM从接口，互连在地址空间中将字节地址转成字地址，这样每个从接口是对于数据的字的访问。例如，地址 = 0选择从接口的第一个字，地址 = 1选择从接口的第二个字。
`jesd204_rx_avs_writedata[]`	32	输入	写传输的32位数据。如果两个信号都出现，那么该信号的宽度和`jesd204_rx_avs_readdata[31:0]`信号必须相同。
`jesd204_rx_avs_read`	1	输入	置位该信号来表明一个读传输。这是一个有效高电平信号，并且要求使用`jesd204_rx_avs_readdata[31:0]`信号。
`jesd204_rx_avs_write`	1	输入	置位该信号来表明一个写传输。这是一个有效高电平信号，并且要求使用`jesd204_rx_avs_writedata[31:0]`信号。
`jesd204_rx_avs_readdata[]`	32	输出	从Avalon-MM从接口到主接口驱动32位数据响应一个读传输。
`jesd204_rx_avs_waitrequest`	1	输出	此信号被Avalon-MM从接口置位来表明它无法响应读或写请求。JESD204B IP内核将此信号连接到0以返回访问周期中的数据。
信号	宽度	方向	说明
JESD204接口
`sysref`	1	输入	JESD204B Subclass 1实现的`SYSREF`信号。对于Subclass 0和Subclass 2模式，将该信号连接到0。
`dev_sync_n`	1	输出	表明来自接收器的SYNC~。这是有效低电平信号并被置位到0来表明一个同步请求。JESD204B IP内核使用`jesd204_rx_int`信号来中断CPU，而不是通过该信号报告链路错误。对于多链路同步，您可以选择将每个IP core的`DEV_SYNC_N`连接到一个AND gate的输入。AND gate的输出被导出到FPGA管脚，用于连接到模数转换器。请参考AN803和AN804来获得关于连接指南的详细信息。
`sof[]`	4	输出	表明帧的开始。 [3]—`jesd204_rx_link_data[31:24`]的帧开始 [2]—`jesd204_rx_link_data[23:16]`的帧开始 [1]—`jesd204_rx_link_data[15:8]`的帧开始 [0]—`jesd204_rx_link_data[7:0]`的帧开始
`somf[]`	4	输出	表明多帧的开始。 [3]—`jesd204_rx_link_data[31:24`]的多帧开始 [2]—`jesd204_rx_link_data[23:16]`的多帧开始 [1]—`jesd204_rx_link_data[15:8]`的多帧开始 [0]—`jesd204_rx_link_data[7:0]`的多帧开始
`dev_lane_aligned`	1	输出	表明该器件的所有通道都被对齐。
`alldev_lane_aligned`	1	输入	对齐该器件的所有通道。对于多器件同步，将所有的`dev_lane_aligned`信号输入到一个AND gate，然后将此AND gate输出连接到此管脚。对于单一器件支持，将`dev_lane_aligned`信号连接回该信号。
信号	宽度	方向	说明
CSR
`csr_l[]`	5	输出	表明链路中有效通道的数量。传输层可将该信号用作运行时参数。
`csr_f[]`	8	输出	表明每个帧中八位组的数量。传输层可将该信号用作运行时参数。
`csr_k[]`	5	输出	表明每个多帧中帧的数量。传输层可将该信号用作运行时参数。
`csr_m[]`	8	输出	表明链路中转换器的数量。传输层可将该信号用作运行时参数。
`csr_cs[]`	2	输出	表明每个样品中控制位的数量。传输层可将该信号用作运行时参数。
`csr_n[]`	5	输出	表明转换器分辨率。传输层可将该信号用作运行时参数。
`csr_np[]`	5	输出	表明每个样品的总位数。传输层可将该信号用作运行时参数。
`csr_s[]`	5	输出	表明每个帧周期中每个转换器的样品数量。传输层可将该信号用作运行时参数。
`csr_hd`	1	输出	表明高密度数据格式。传输层可将该信号用作运行时参数。
`csr_cf[]`	5	输出	表明每条链路中每个帧时钟周期的控制字的数量。传输层可将该信号用作运行时参数。
`csr_lane_powerdown[]`	L	输出	表明被断电的通道。如果已经配置了链路，并希望减少有效通道的数量，那么需要设置这个信号。
信号	宽度	方向	说明
频带外(OOB)
`jesd204_rx_int`	1	输出	JESD204B IP内核的中断管脚。检测到任何错误或同步请求时，置位中断。配置`rx_err_enable`寄存器来设置触发中断的错误类型。
信号	宽度	方向	说明
测试或调试
`jesd204_rx_dlb_data[]`	L*32	输入	TX到RX环回测试中DLL的并行数据的可选信号。³⁴
`csr_rx_testmode[]`	4	输出	表明设计实例中的JESD204B IP core的测试模式和测试码型检查器的测试码型。注：测试码型检查器是设计实例的一部分，而不是JESD204B IP core的一部分。请参考寄存器映射中的`rx_test`寄存器。
`jesd204_rx_dlb_data_valid[]`	L	输入	可选信号，表明TX到RX环回测试中每个字节的有效数据。³⁴
`jesd204_rx_dlb_kchar_data[]`	L*4	输入	可选信号，表明TX到RX环回测试中每个字节的K字符值。³⁴
`jesd204_rx_dlb_errdetect[]`	L*4	输入	可选信号，表明8B/10B错误。³⁴
`jesd204_rx_dlb_ disperr[]`	L*4	输入	可选信号，表明运行差异。³⁴

³³ 收发器PHY复位控制器IP内核控制该信号。

³⁴ 该信号仅用于内部测试目的。连接该信号到低电平。

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