仅对英特尔可见 — GUID： bhc1411116946081
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4.5. 复位方案
JESD204B IP中的所有复位都是同步的复位信号，并且应该同步地置位和置低。
注： 确保复位被同步到各自的时钟以进行复位置位和置低。
| 复位信号 | 相关时钟 | 说明 |
|---|---|---|
| txlink_rst_n rxlink_rst_n |
TX/RX Link Clock | 有效低电平复位。 Intel® 建议：
txlink_rst_n/rxlink_rst_n和txframe_rst_n/rxframe_rst_n信号可同时被置低。这些复位仅在配置CSR寄存器后才能被置低。 |
| txframe_rst_n rxframe_rst_n |
TX/RX帧时钟 | 时钟和复位单元控制的有效低电平复位。如果TX/RX链路时钟和TX/RX帧时钟具有相同的频率，那么它们可以共享相同的复位。 |
| tx_analogreset[L-1:0] rx_analogreset[L-1:0] |
Transceiver Native PHY Analog Reset | 收发器复位控制器控制的有效高电平复位。此信号复位TX/RX PMA。
链路时钟、帧时钟和AVS时钟复位信号(txlink_rst_n/rxlink_rst_n、txframe_rst_n/rxframe_rst_n和jesd204_tx_avs_rst_n/jesd204_rx_avs_rst_n)仅在收发器退出复位后才可以被置低。28
注： 此信号不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。
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| tx_analogreset_stat[L-1:0] rx_analogreset_stat[L-1:0] |
Transceiver Native PHY Analog Reset | 与收发器复位控制器连接的TX PMA模拟复位状态端口。 29
注： 此信号仅适用于 Intel® Stratix® 10 L-tile and H-tile器件。
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| tx_digitalreset[L-1:0] rx_digitalreset[L-1:0] |
Transceiver Native PHY Digital Reset | 收发器复位控制器控制的有效高电平复位。此信号复位TX/RX PCS。
链路时钟、帧时钟和AVS时钟复位信号(txlink_rst_n/rxlink_rst_n，txframe_rst_n/rxframe_rst_n和jesd204_tx_avs_rst_n/jesd204_rx_avs_rst_n)仅在收发器退出复位后才可以被置低。28
注： 此信号不适用于 Intel® Agilex™ and Intel® Stratix® 10 E-tile器件。
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| tx_digitalreset_stat[L-1:0] rx_digitalreset_stat[L-1:0] |
Transceiver Native PHY Digital Reset | 连接到收发器复位控制器的TX PCS数字复位状态端口。29
注： 此信号仅适用于 Intel® Stratix® 10 L-tile and H-tile器件。
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| jesd204_tx_avs_rst_n jesd204_rx_avs_rst_n |
TX/RX AVS (CSR) Clock | 时钟和复位单位控制的有效低电平复位。通常情况下，这两个信号可以在内核PLL和收发器PLL被锁定并退出复位后才置低。如果想在运行时动态地修改LMF，那么可以在AVS复位被置低后编程CSR。这个相位被称为配置相位。 完成配置相位后，只有txlink_rst_n/rxlink_rst_n和txframe_rst_n/rxframe_rst_n信号可以被置低。 |
28 有关tx_analogreset、rx_analogreset、tx_digitalreset和rx_digitalreset信号的时序结构图的信息，请参考相应的Transceiver PHY IP User Guides。
29 关于tx_analogreset_stat，rx_analogreset_stat，tx_digitalreset_stat和rx_digitalreset_stat信号的时序图，请参考 Intel® Stratix® 10 L- and H-tile Transceiver PHY IP User Guide。