JESD204B Intel® FPGA IP用户指南

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ID 683442
日期 9/10/2020
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1. JESD204B IP快速参考 2. 关于JESD204B Intel® FPGA IP 3. 入门 4. JESD204B IP功能描述 5. JESD204B IP确定性延迟实现指南 6. JESD204B IP调试指南 7. JESD204B Intel® FPGA IP 用户指南存档 8. JESD204B Intel® FPGA IP用户指南的文档修订历史
2. 关于JESD204B Intel® FPGA IP x
2.1. 发布信息 2.2. 器件系列支持 2.3. 数据通路模式 2.4. IP种类 2.5. JESD204B IP配置 2.6. 通道绑定 2.7. 性能和资源利用
2.5. JESD204B IP配置 x
2.5.1. 运行时配置
3. 入门 x
3.1. Intel® FPGA IP核介绍 3.2. Intel® FPGA IP核安装和许可 3.3. Intel® FPGA IP Evaluation Mode 3.4. 升级IP核 3.5. IP Catalog和参数编辑器 3.6. 设计演练(Design Walkthrough) 3.7. JESD204B设计实例 3.8. JESD204B IP设计考量 3.9. JESD204B Intel® FPGA IP参数 3.10. JESD204B IP组件文件 3.11. JESD204B IP测试台
3.6. 设计演练(Design Walkthrough) x
3.6.1. 创建一个新的 Intel® Quartus® Prime工程 3.6.2. 参数化并生成 IP 3.6.3. 编译JESD204B IP Core设计 3.6.4. 编程FPGA器件
3.8. JESD204B IP设计考量 x
3.8.1. 在Platform Designer中集成JESD204B IP 3.8.2. 管脚分配(Pin Assignments) 3.8.3. 添加外部收发器PLL 3.8.4. 输入时钟的时序约束
3.11. JESD204B IP测试台 x
3.11.1. 生成和仿真IP测试台 3.11.2. 测试台仿真流程
3.11.1. 生成和仿真IP测试台 x
3.11.1.1. 生成测试台仿真模型 3.11.1.2. 仿真IP测试台
4. JESD204B IP功能描述 x
4.1. 发送器 4.2. 接收器 4.3. 操作 4.4. 时钟方案 4.5. 复位方案 4.6. 信号 4.7. 寄存器
4.1. 发送器 x
4.1.1. TX数据链路层 4.1.2. TX PHY层
4.1.1. TX数据链路层 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. 用户数据相位
4.2. 接收器 x
4.2.1. RX数据链路层 4.2.2. RX PHY层
4.2.1. RX数据链路层 x
4.2.1.1. RX CGS 4.2.1.2. 帧同步 4.2.1.3. 帧对齐 4.2.1.4. 通道对齐 4.2.1.5. ILAS数据 4.2.1.6. 初始通道同步
4.3. 操作 x
4.3.1. 操作模式 4.3.2. 扰码器/解码器 4.3.3. SYNC_N信号 4.3.4. 链路重新初始化 4.3.5. 链路启动顺序 4.3.6. 通过SYNC_N信号的错误报告
4.3.1. 操作模式 x
4.3.1.1. Subclass 0操作模式 4.3.1.2. Subclass 1操作模式 4.3.1.3. Subclass 2操作模式
4.4. 时钟方案 x
4.4.1. 器件时钟 4.4.2. 链路时钟 4.4.3. 本地多帧时钟(Local MultiFrame Clock) 4.4.4. 时钟相关性 4.4.5. 收发器校准时钟源
4.5. 复位方案 x
4.5.1. 复位顺序 4.5.2. ADC–FPGA子系统复位序列 4.5.3. FPGA–DAC子系统复位序列
4.6. 信号 x
4.6.1. 发送器信号 4.6.2. 接收器信号
4.7. 寄存器 x
4.7.1. 寄存器访问类型约定 4.7.2. 发送器寄存器 4.7.3. 接收器寄存器(Receiver Registers)
5. JESD204B IP确定性延迟实现指南 x
5.1. 约束输入SYSREF信号 5.2. 可编程RBD偏移 5.3. 可编程的LMFC偏移 5.4. 链路重新初始化期间保持确定性延迟
6. JESD204B IP调试指南 x
6.1. 时钟方案 6.2. JESD204B参数 6.3. SPI编程 6.4. 转换器和FPGA操作条件 6.5. 信号极性和FPGA管脚分配 6.6. 创建Signal Tap调试文件以匹配设计层次结构 6.7. 使用System Console调试JESD204B链路
6.6. 创建Signal Tap调试文件以匹配设计层次结构 x
6.6.1. 删除无关信号并添加E-Tile PHY信号
1. JESD204B IP快速参考
2. 关于JESD204B Intel® FPGA IP
3. 入门
4. JESD204B IP功能描述
5. JESD204B IP确定性延迟实现指南
6. JESD204B IP调试指南
7. JESD204B Intel® FPGA IP 用户指南存档
8. JESD204B Intel® FPGA IP用户指南的文档修订历史

3.9. JESD204B Intel® FPGA IP参数

表 15.   JESD204B Intel® FPGA IP参数
参数 值 说明
Main选项卡
Device Family
  • Intel® Agilex™
  • Intel® Stratix® 10
  • Intel® Arria® 10
  • Intel® Cyclone® 10 GX
  • Stratix V
  • Cyclone V
  • Arria V
  • Arria V GZ
目标器件系列。
JESD204B Wrapper
  • Base Only
  • PHY Only
  • Both Base and PHY
选择JESD204B wrapper。
  • Base Only—仅生成DLL。
  • PHY Only—仅生成收发器PHY层(soft和hard PCS)。
  • Both Base and PHY—生成DLL和收发器PHY层。
Data Path
  • Receiver
  • Transmitter
  • Duplex

选择操作模式。该选择使能或禁用接收器和发送器支持逻辑。

  • RX — 例化接收器，连接到ADC。
  • TX — 例化发送器，连接到DAC。
  • Duplex — 例化接收器和发送器，连接到ADC和DAC。

JESD204B Subclass

  • 0
  • 1
  • 2

选择JESD204B子类模式。

  • 0 — 设置subclass 0
  • 1 — 设置subclass 1
  • 2 — 设置subclass 2

Data Rate

1.0–19.2

设置每个通道的数据速率。

  • Intel® Agilex™ (E-tile)—2.0 Gbps to 19.2 Gbps
  • Intel® Stratix® 10 (L-tile, H-tile, and E-tile)—2.0 Gbps to 16.0 Gbps
  • Intel® Cyclone® 10 GX—2.0 Gbps to 6.25 Gbps
  • Intel® Arria® 10—2.0 Gbps to 15.0 Gbps
  • Stratix V—2.0 Gbps to 12.5 Gbps
  • Cyclone V—1.0 Gbps to 5.0 Gbps
  • Arria V—1.0 Gbps to 7.5 Gbps
  • Arria V GZ—2.0 Gbps to 9.9 Gbps
注： 由于不同的器件速度等级、收发器PMA速度等级和PCS选项，因此最大数据速率是受限的。关于最大数据速率支持的信息，请参考性能和资源利用。

Transceiver Tile
  • E-tile
  • H-tile

仅当使用支持H-tile以及E-tile的 Intel® Stratix® 10目标器件时，才可以使用此选项。选择用于设计的transceiver tile。

当选择E-tile时，只能使用soft PCS。

注： 对于包含E-tile收发器的单工种类，下面的收发器处于双工模式。在此版本中不支持一个收发器通道中的独立TX和RX的合并。

PCS Option

  • Enabled Hard PCS
  • Enabled Soft PCS
  • Enabled PMA Direct

选择PCS模式。

  • Enabled Hard PCS—使用Hard PCS组件。选择此选项来最小化资源利用，使用支持Hard PCS最高限制的数据速率。
    注： 对于这一设置，使用20位PMA宽度和32位PCS宽度的8G PCS模式。
  • Enabled Soft PCS—使用Soft PCS组件。选择此选项以允许更高的受支持的数据速率，但会增加资源使用。此选项适用于所有器件，除了Cyclone V和Arria V GT/ST。
    注： 对于这一设置，使用40位PMA宽度和40位PCS宽度的10G PCS模式。
  • Enabled PMA Direct—Native PHY设为PMA Direct模式。选择这一选项以支持最高的数据速率和最大化资源利用。此选项仅适用于Arria V GT/ST器件。
    注： 对于这一设置，使用80位PMA宽度的PMA Direct模式。

PLL Type

  • CMU
  • ATX

根据FPGA器件系列选择锁相环(PLL)类型。此参数不适用于 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件。

  • Cyclone V—CMU
  • Arria V—CMU
  • Stratix V—CMU, ATX
Bonding Mode
  • Bonded
  • Non-bonded

选择绑定模式。

  • Bonded—选择该选项以最小化发送器数据通路的内通道(inter-lanes)偏斜。
  • Non-bonded—选择该选项以禁用发送器数据通路的内通道(inter-lanes)偏斜控制。
注： 对于Stratix V，Arria V和Cyclone V器件，基于器件系列和设置的通道数自动选择绑定类型(bonding type)。

PLL/CDR Reference Clock Frequency

Variable

设置PLL或CDR的收发器参考时钟。

  • 对于Stratix V，Arria V和Cyclone V器件，可供选择的频率范围取决于所选择的PLL类型和数据速率。
  • 对于 Intel® Agilex™ ， Intel® Stratix® 10， Intel® Cyclone® 10 GX和 Intel® Arria® 10器件，可供选择的频率范围取决于数据速率。

VCCR_GXB and VCCT_GXB Supply Voltage for the Transceiver

  • 1.1V
  • 1.0V
 选择收发器的电源电压。

关于最小，典型和最大电源电压规范的信息，请参考Intel Stratix 10 Device Datasheet。

注： 仅适用于 Intel® Stratix® 10 L-tile和H-tile器件。

Enable Bit reversal and Byte reversal

On, Off

JESD204B IP对8B/10B编码方案使用四个10-bit符号(分别表示为symbol3，symbol2，symbol1和symbol0)。symbol0是通过串行链路移出的第一个符号，而symbol3是要移出的最后一个符号。

  • 关闭此选项可将数据传输顺序设置为从每个符号的最低有效位(lsb)开始。例如，首先移出symbol0[0]，然后移出symbol0 [1]，依此类推，直到移出整个symbol0。从symbol1[0]到symbol3[9]继续传输。
  • 开启此选项可将数据传输顺序设置为从每个符号的最高有效位(msb)开始。例如，首先移出symbol0[9]，然后移出symbol0 [8]，依此类推，直到移出整个symbol0。从symbol1[9]到symbol3[0]继续传输。
Enable Transceiver Dynamic Reconfiguration

On, Off

开启此选项来使能动态数据速率变更。对于V系列器件，当使能此选项时，需要将重配置接口连接到收发器重配置控制器。18

对于 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件，开启此选项来使能Transceiver Native PHY重配置接口。

Enable Native PHY Debug Master Endpoint 19 On, Off 开启此选项使Transceiver Native PHY IP core包括一个嵌入的Native PHY Debug Master Endpoint。此模块从内部连接到Transceiver Native PHY的Avalon-MM从接口，并且可以访问收发器的重配置空间。它能够使用System Console通过JTAG执行某些测试和调试功能。

只有开启Enable Transceiver Dynamic Reconfiguration参数时，此参数才可用。

注： 仅适用于 Intel® Agilex™ ， Intel® Stratix® 10， Intel® Cyclone® 10 GX和 Intel® Arria® 10器件。
Share Reconfiguration Interface 19 On, Off

使能时，Transceiver Native PHY提供一个Avalon-MM从接口，用于所有通道的动态重配置。在此配置中，重配置地址总线的高位地址比特( Intel® Stratix® 10: [log2<L>+10:11]; Intel® Arria® 10/ Intel® Cyclone® 10 GX: [log2<L>+9:10])指定所选的通道。高位地址比特仅在L>1时存在。地址比特( Intel® Stratix® 10: [10:0]; Intel® Arria® 10/ Intel® Cyclone® 10 GX: [9:0])提供所选通道的重配置空间内的寄存器偏移地址。L是通道数。

禁止时，Native PHY IP core对每个通道提供一个独立的重配置接口。例如：当一个重配置接口没有被共享用于一个四通道Native PHY IP实例时，reconfig_address[9:0]对应逻辑通道0的重配置地址总线，reconfig_address[19:10]对应逻辑地址1的重配置地址总线，reconfig_address[29:20]对应逻辑通道2的重配置地址总线，reconfig_address[39:30]对应逻辑通道3的重配置地址总线。

对于使用多个通道的配置，当开启Enable Native PHY Debug Master Endpoint时，必须使能此选项。

注： 仅用于 Intel® Agilex™ ， Intel® Stratix® 10， Intel® Cyclone® 10 GX和 Intel® Arria® 10器件。
Provide Separate Reconfiguration Interface for Each Channel On, Off 使能时，收发器动态重配置接口为每个通道(而不是单一宽带总线)提供单独的时钟，复位和Avalon-MM从接口。仅当Share Reconfiguration Interface关闭时，此选项才可用。
注： 仅在 Intel® Quartus® Prime Pro Edition中可用。
Enable Capability Registers 19 On, Off 打开此选项来使能功能寄存器，提供关于收发器通道的配置的高级信息。
注： 仅用于 Intel® Agilex™ ， Intel® Stratix® 10， Intel® Cyclone® 10 GX和 Intel® Arria® 10器件。
Set user-defined IP identifier 0–255 设置一个用户定义的数字标识符，当打开Enable Capability Registers参数时，可以从用户标识符偏移读取此用户定义的数字标识符。
注： 仅用于 Intel® Agilex™ ， Intel® Stratix® 10， Intel® Cyclone® 10 GX和 Intel® Arria® 10器件。
Enable Control and Status Registers 19 On, Off 开启此选项以使软核寄存器通过嵌入式调试在PHY接口上读取状态信号和写入控制信号。关于详细信息，请参考相应的Transceiver User Guides。
注： 仅用于 Intel® Agilex™ ， Intel® Stratix® 10， Intel® Cyclone® 10 GX和 Intel® Arria® 10器件。
Enable PRBS Soft Accumulators 19 On, Off 开启此选项来设置软核逻辑，以便在使用硬核PRBS (pseudorandom binary sequence，伪随机二进制序列)生成器和检查器时执行PRBS位和错误累加。
注： 仅用于 Intel® Agilex™ ， Intel® Stratix® 10， Intel® Cyclone® 10 GX和 Intel® Arria® 10器件。
JESD204B Configurations选项卡

Lanes per converter device (L)

1–8

设置每个转换器器件的通道数。

注： 请参考性能和资源利用来了解L和资源利用共同支持的范围。

Converters per device (M)

1–256

设置每个转换器器件的转换器数。
Enable manual F configuration On, Off

打启此选项以在手动模式中设置参数F，并且使此参数可配置。否则，参数F处于派生模式(derived mode)。

如果设计中的传输层支持Control Word (CF)或High Density格式(HD),或者两者都支持，那么必须使能此参数，并且配置相应的F值。

注： 如果参数CF或参数HD,或两者都被使能，那么使用公式F=M*S*N\'/(8*L)自动派生的F值可能不适用。

Octets per frame (F)

  • 1–256 (仅用于 Intel® Stratix® 10器件)
  • 1, 2, 4–256 (用于非 Intel® Stratix® 10器件)

每帧八位字节数从F= M*N'*S/(8*L)计算得到。

Converter resolution (N)

1–32

设置每个转换器的转换位数。

Transmitted bits per sample (N')

1–32

设置每个样品的发送位数(在半字节组中的JESD204字大小)。

注： 如果参数CF等于0 (没有控制字)，那么参数N'必须大于或等于参数N和参数CS (N' ≥ N + CS)之和。否则，参数N'必须大于或等于参数N (N'≥N)。

Samples per converter per frame (S)

1–32

设置每帧每个转换器的发送样品数。

Frames per multiframe (K)

1–32

设置每个多帧的帧数。该值取决于F的值，并且通过下面的约束可以得到：
  • K的值必须在17/F <= K <= min(32, floor (1024/F))之内
  • F*K的值必须可以被4整除

Enable scramble (SCR)

On, Off

打开这一选项加扰发送数据或解扰接收数据。

Control Bits (CS)

0–3

设置每个转换器样品的控制位数。

Control Words (CF)

0–32

设置每条链路每个帧时钟周期的控制字数。

High density user data format (HD)

On, Off

打开这一选项来设置数据格式。该参数控制着样品可否被划分成更多的通道。

  • On：高密度(High Density)格式
  • Off：数据(Data)不应该跨过通道边界

Enable Error Code Correction (ECC_EN)

On, Off

打开这一选项来使能存储器模块的纠错码(ECC)。
Phase adjustment request (PHADJ)

On, Off

打开这一选项来指定对DAC的相位调整请求。

  • On：请求相位调整
  • Off：不用相位调整

该参数仅对Subclass 2模式有效。
Adjustment resolution step count (ADJCNT)

0–15

设置DAC LMFC的调整分辨率。

该参数仅对Subclass 2模式有效。
Direction of adjustment (ADJDIR)
  • Advance
  • Delay

选择以调整DAC LMFC方向。

该参数仅对Subclass 2模式有效。
Configurations and Status Registers选项卡

Device ID

0–255

设置器件ID编号。

Bank ID

0–15

设置器件bank ID编号。

Lane# ID

0–31

设置通道ID编号。

Lane# checksum

0–255

设置每个通道ID的校验和。

注： PMA Adaptation参数仅适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。关于PMA Adaptation参数的详细信息，请参考E-tile Transceiver PHY User Guide中的PMA Adaptation部分。
相关信息
18 要执行动态重配置，必须例化IP Catalog中的Transceiver Reconfiguration Controller，并通过reconfig_to_xcvr和reconfig_from_xcvr接口将其连接到JESD204B IP core。
19 要支持设计中的Transceiver Toolkit，必须开启这一选项。
二级标题