4.7.3. 接收器寄存器(Receiver Registers)
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:3 | 保留 | 保留 | R | 0x0 |
2 | rl | 物理通道控制保留寄存器 | RW | 0x0 |
1 | csr_bit_reversal | LSB/MSB优先串化的比特反转。这是一个编译时选项,需要在IP生成之前进行设置。
注: JESD204B转换器件可以支持MSB优先串化或者LSB优先串化.
当生成IP时,您必须将csr_byte_reversal和csr_bit_reversal比特都设成1。 当csr_bit_reversal = 1时,字对齐器在接收到PMA解串的数据时对RX并行数据比特进行反转。 例如:在20-bit模式中,D[19:0]重新连接(rewired)到D[0:19];在40-bit模式中,D[39:0]重新连接(rewired)到D[0:39]。 |
R | Compile-time specific |
0 | csr_byte_reversal | LSB/MSB优先串化的字节反转。这是一个编译时选项,需要在IP生成之前进行设置。
注: JESD204B转换器件可以支持MSB优先串化或者LSB优先串化。
当csr_byte_reversal = 1,字对齐器反转字节顺序。 |
R | Compile-time specific |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:3 | 保留 | 保留 | R | 0x0 |
2 | csr_alllanes_patternalign_en | 链路初始化期间使字对齐到指定的码型边界对齐。在正常操作中,应将此比特设置为1。
注: 您可以禁止此比特来调试比特滑移(bit slip)错误。
|
RW | 0x1 |
1 | csr_lane0_powerdown | 通道0的断电控制。 此寄存器作为csr_lane_powerdown[0]从IP布线出来。传输层(TL)使用此信号来指示通道(L)的后退(fall back),以支持运行时LMF。 要节省功耗,请将此信号作为一个置位屏蔽(assert mask)布线到Transceiver Reset Controller模块,使rx_digitalreset和rx_analogreset能够对通道断电。
|
RW | 0x0 |
0 | csr_lane0_polarity | 设为1,反转通道0极性。 设置时,RX接口会反转RX数据的极性。如果传输电路或电路板布局错误地交换了正信号和负信号,那么可以使用此比特来纠正差分对的极性。 |
RW | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:3 | 保留 | 保留 | R | 0x0 |
2 | rl1 | 物理通道控制保留寄存器 |
RW | 0x1 |
1 | csr_lane1_powerdown | 通道1的断电控制。 此寄存器作为csr_lane_powerdown[1]从IP布线出来。传输层(TL)使用此信号来指示通道(L)的后退(fall back),以支持运行时LMF。 要节省功耗,请将此信号作为一个置位屏蔽(assert mask)布线到Transceiver Reset Controller模块,使rx_digitalreset和rx_analogreset能够对通道断电。
|
RW | 0x0 |
0 | csr_lane1_polarity | 设为1,反转通道1极性。 设置时,RX接口会反转RX数据的极性。如果传输电路或电路板布局错误地交换了正信号和负信号,那么可以使用此比特来纠正差分对的极性。 |
RW | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:3 | 保留 | 保留 | R | 0x0 |
2 | rl2 | 物理通道控制保留寄存器 |
RW | 0x1 |
1 | csr_lane2_powerdown | 通道2的断电控制。 此寄存器作为csr_lane_powerdown[2]从IP布线出来。传输层(TL)使用此信号来指示通道(L)的后退(fall back),以支持运行时LMF。 要节省功耗,请将此信号作为一个置位屏蔽(assert mask)布线到Transceiver Reset Controller模块,使rx_digitalreset和rx_analogreset能够对通道断电。
|
RW | 0x0 |
0 | csr_lane2_polarity | 设为1,倒转通道2极性。 设置时,RX接口会反转RX数据的极性。如果传输电路或电路板布局错误地交换了正信号和负信号,那么可以使用此比特来纠正差分对的极性。 |
RW | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:3 | 保留 | 保留 | R | 0x0 |
2 | rl3 | 物理通道控制保留寄存器 |
RW | 0x1 |
1 | csr_lane3_powerdown | 通道3的断电控制。 此寄存器作为csr_lane_powerdown[3]从IP布线出来。传输层(TL)使用此信号来指示通道(L)的后退(fall back),以支持运行时LMF。 要节省功耗,请将此信号作为一个置位屏蔽(assert mask)布线到Transceiver Reset Controller模块,使rx_digitalreset和rx_analogreset能够对通道断电。
|
RW | 0x0 |
0 | csr_lane3_polarity | 设为1,倒转通道3极性。 设置时,RX接口会反转RX数据的极性。如果传输电路或电路板布局错误地交换了正信号和负信号,那么可以使用此比特来纠正差分对的极性。 |
RW | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:3 | 保留 | 保留 | R | 0x0 |
2 | rl4 | 物理通道控制保留寄存器 |
RW | 0x1 |
1 | csr_lane4_powerdown | 通道4的断电控制。 此寄存器作为csr_lane_powerdown[4]从IP布线出来。传输层(TL)使用此信号来指示通道(L)的后退(fall back),以支持运行时LMF。 要节省功耗,请将此信号作为一个置位屏蔽(assert mask)布线到Transceiver Reset Controller模块,使rx_digitalreset和rx_analogreset能够对通道断电。
|
RW | 0x0 |
0 | csr_lane4_polarity | 设为1,倒转通道4极性。 设置时,RX接口会反转RX数据的极性。如果传输电路或电路板布局错误地交换了正信号和负信号,那么可以使用此比特来纠正差分对的极性。 |
RW | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:3 | 保留 | 保留 | R | 0x0 |
2 | rl5 | 物理通道控制保留寄存器 |
RW | 0x1 |
1 | csr_lane5_powerdown | 通道5的断电控制。 此寄存器作为csr_lane_powerdown[2]从IP布线出来。传输层(TL)使用此信号来指示通道(L)的后退(fall back),以支持运行时LMF。 要节省功耗,请将此信号作为一个置位屏蔽(assert mask)布线到Transceiver Reset Controller模块,使rx_digitalreset和rx_analogreset能够对通道断电。
|
RW | 0x0 |
0 | csr_lane5_polarity | 设为1,反转通道5极性。 设置时,RX接口会反转RX数据的极性。如果传输电路或电路板布局错误地交换了正信号和负信号,那么可以使用此比特来纠正差分对的极性。 |
RW | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:3 | 保留 | 保留 | R | 0x0 |
2 | rl6 | 物理通道控制保留寄存器 |
RW | 0x1 |
1 | csr_lane6_powerdown | 通道6的断电控制。 此寄存器作为csr_lane_powerdown[6]从IP布线出来。传输层(TL)使用此信号来指示通道(L)的后退(fall back),以支持运行时LMF。 要节省功耗,请将此信号作为一个置位屏蔽(assert mask)布线到Transceiver Reset Controller模块,使rx_digitalreset和rx_analogreset能够对通道断电。
|
RW | 0x0 |
0 | csr_lane6_polarity | 设为1,反转通道6极性。 设置时,RX接口会反转RX数据的极性。如果传输电路或电路板布局错误地交换了正信号和负信号,那么可以使用此比特来纠正差分对的极性。 |
RW | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:3 | 保留 | 保留 | R | 0x0 |
2 | rl7 | 物理通道控制保留寄存器 |
RW | 0x1 |
1 | csr_lane7_powerdown | 通道6的断电控制。 此寄存器作为csr_lane_powerdown[7]从IP布线出来。传输层(TL)使用此信号来指示通道(L)的后退(fall back),以支持运行时LMF。 要节省功耗,请将此信号作为一个置位屏蔽(assert mask)布线到Transceiver Reset Controller模块,使rx_digitalreset和rx_analogreset能够对通道断电。
|
RW | 0x0 |
0 | csr_lane7_polarity | 设为1,反转通道7极性。 设置时,RX接口会反转RX数据的极性。如果传输电路或电路板布局错误地交换了正信号和负信号,那么可以使用此比特来纠正差分对的极性。 |
RW | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:17 | 保留 | 保留 | R | 0x0 |
16 | rd4 | DLL控制保留寄存器4。 | RW | 0x0 |
15 | rd3 | DLL控制保留寄存器3。 | RW | 0x0 |
14 | rd2 | DLL控制保留寄存器2。 | RW | 0x0 |
13 | rd1 | DLL控制保留寄存器1。 | RW | 0x0 |
12 | csr_link_reinit_disable | 对所有错误情况(Code Group除外)禁止链路重新初始化。这是全局链路重新初始化禁用,将覆盖寄存器rx_err_link_reinit (0x78) 。
|
RW | 0x0 |
11 | rd0 | DLL控制保留寄存器0。 | RW | 0x0 |
10:7 | csr_ilas_data_sel | 第二个ILAS多帧在每通道锁存期间发送的JESD204B链路配置数据。 此寄存器用于选择所需通道的链路配置数据,以布线到ilas_octet0 (0xa0),ilas_octet1 (0xa4),ilas_octet2 (0xa8)和ilas octet3 (0xac)寄存器。如果选择了无效通道,ilas_octet0到ilas_octet3中的链路配置数据将无效(全零)。 4'b0000 = 通道0 ILAS链路配置数据,4'b0001 = 通道1 ILAS链路配置数据,... 4'b0111 = 通道7 ILAS链路配置数据。 |
RW | 0x0 |
6:3 | 保留 | 保留 | R | 0x0 |
2 | csr_dis_lane_align_det | 在正常操作中,需要JESD204B IP检测多帧结束/A/字符并检查通道对齐。您可以出于调试目的禁用此检查。
|
RW | 0x0 |
1 | csr_dis_frame_align_det | 在正常操作中,需要JESD204B IP检测多帧结束/F/字符并检查帧对齐。您可以出于调试目的禁用此检查。
|
RW | 0x0 |
0 | csr_lane_sync_en | 通道同步使能是JESD204B链路所需的多帧对齐。
注: 对于归类为NMCDA-SL的器件,可以禁用通道同步。对于所有其他器件,此比特必须设为1。
|
RW | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:25 | 保留 | 保留 | R | 0x0 |
24:21 | csr_syncn_delay | 此4-bit寄存器通过延迟置低来扩展SYNC_N置位(低状态)。合法值为0到15;0表示在 SYNC_N置低上没有额外延迟。 对于Subclass 0,此值表示SYNC_N将要扩展的链路时钟的数量。 对于Subclass 1和2,此值表示SYNC_N将要扩展的多帧的数量。 |
RW | 0x00 |
20 | csr_cgs_bypass_sysref | 此比特仅应用于Subclass 1。使能从Code Group Synchronization (CGS)到Initial Lane Alignment Sequence (ILAS)的DLL状态转换,以旁路SYSREF单一检测采样。 默认情况下,JESD204B Ip保持在CGS状态(置位SYNC_N),直到SYSREF被采样。一旦csr_sysref_singledet清零,只有DLL状态能够在下一个LMFC周期(tick)上从CGS转换到ILAS。 对此寄存器写入1,使IP从CGS状态退出,而无需确保至少采样到了一个SYSREF的上升沿。
注: 这是一个调试模式,如果仅需要快速链接,那么可以旁路SYSREF采样。将此比特设为1可能导致SYSREF采样和CGS退出之间出现竞争情况。
|
RW | 0x0 |
19:12 | csr_lmfc_offset | LMFC offset为二进制值减1。在连续模式或单一检测模式下检测到SYSREF的上升沿时,LMFC计数器将复位成csr_lmfc_offset中中设置的值。 LMFC计数器在链路时钟域中运行,因此该计数器的合法值为0到((FxK/4)-1)。如果设置了超出范围的值,那么LMFC offset从内部复位成0。 默认情况下,SYSREF的上升沿将LMFC计算器复位成0。然而,如果系统设计在转换器于FPGA采样的SYSREF之间有很大的相位偏移,那么可以通过使用此寄存器更改LMFC偏移来虚拟地移动SYSREF边沿。 |
RW | 0x00 |
11 | csr_force_rbd_release | 设置此比特将会强制RBD弹性缓冲器在最新的到达通道(arrival lane)到达系统时立即释放。 它间接地强制csr_rbd_offset到rx_status0 (0x80) csr_rbd_count。此寄存器覆盖csr_rbd_offset。 |
RW | 0x0 |
10:3 | csr_rbd_offset | 这是二进制减1值。RX弹性缓冲器将对齐来自链路的多个通道的数据,并在LMFC边界(csr_rbd_offset = 0)处释放缓冲器。 此寄存器为早期RBD发布机会提供了灵活性。RBD offset的合法值是从((FxK/4)-1)到0,因为它是按照链路时钟数对齐的。如果将csr_rbd_offset设置为合法值之外,那么RBD弹性缓冲器将被立即释放。
注: 在Subclass 1中,最早的通道数据直到最新的通道数据将存储在弹性缓冲器中。数据去偏斜并在LMFC边界(csr_rbd_offset = 0)处释放。相对于LMFC内部计数器的最新通道到达位置将在寄存器rx_status0 (0x80) csr_rbd_count中报告。在此寄存器中设置一个安全的RBD释放,以确保在电源循环(power cycle)模式下确定性延迟。关于详细信息,请参考关于确定性延迟的应用笔记。
|
RW | 0x0 |
2 | csr_sysref_singledet | 此寄存器使能了与SYSREF的上升沿的一个样本的LMFC重对齐。SYSREF一旦被采样,此比特就会被硬件进行自动清零。如果需要再次采样SYSREF (由于链路复位或者重新初始化),那么必须再次设置此比特。 此寄存器还具有另一个关键功能。除非至少采样了一个SYSREF边沿,否则JESD204B IP永远不会退出CGS。这是为了防止正在采样的SYSREF与CGS到ILAS的退出之间的竞争情况。如果在对IP以及转换器件采样通用的SYSREF之前CGS转换为ILAS,那么由于ILAS是基于退出复位的自由运行的LMFC计数器进行传输的,因此这可能会导致不确定性延迟。
Intel建议csr_sysref_singledet和csr_sysref_alwayson一起使用,即使您要执行SYSREF连续检测模式。这是因为此寄存器能够指示SYSREF是否曾被采样。此寄存器还可以防止上述竞争情况。仅使用SYSREF单一检测模式将不能检测到错误的SYSREF周期。 |
RW | 0x1 |
1 | csr_sysref_alwayson | 此寄存器使能在SYSREF的每个上升沿上的LMFC重对齐。当检测到每个SYSREF从0到1的转换时,LMFC计数器复位。 0 = SYSREF的任何上升沿都将不会复位LMFC计数器。 1 = 在每个SYSREF上升沿上连续复位LMFC计数器。 设置此比特后,将检查SYSREF周期以确保它不违反内部扩展的多模块周期,并且此周期只能是((FxK)/4)的n整数倍。 如果SYSREF周期与本地扩展的多模块周期不同,那么寄存器rx_err (0x60) csr_sysref_lmfc_err将被置位,并触发一个中断。 如果要更改SYSREF周期,那么应首先将此比特设置为0。SYSREF时钟稳定后,此比特设置为1以对新SYSREF的上升沿进行采样。 |
RW | 0x0 |
0 | csr_link_reinit | JESD204B IP通过驱动SYNC_N到0,将重新初始化链路以进入Code Group Synchronization。软件必须检查在设置此寄存器前SYNC_N (register rx_status0 (0x80) csr_dev_syncn)是否为1。( 一旦硬件输入了链路重新初始化,此比特将自动清零。)
|
RW | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:0 | 保留 | 保留 | RV | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:9 | 保留 | 保留 | R | 0x0 |
8 | re4 | RX错误保留状态4 | RW1C | 0x0 |
7 | csr_pcfifo_empty_err | 当JESD204B链路正在运行时,检测到1个或更多通道的Phase Compensation FIFO意外为空。 此状态比特不适用于Soft PCS使能的 Intel® Arria® 10器件以及 Intel® Agilex™ 和 Intel® Stratix® 10器件(无论PCS选项如何)。
注: 如果触发了此比特,那么必须复位JESD204B链路。必须执行收发器通道和JESD204B IP链路复位。
|
RW1C | 0x0 |
6 | csr_pcfifo_full_err | 当JESD204B链路正在运行时,检测到1个或更多通道的Phase Compensation FIFO意外为满。 不适用于 Intel® Agilex™ 和 Intel® Stratix® 10器件。
注: 如果触发了此比特,那么必须复位JESD204B链路。必须执行收发器通道和JESD204B IP链路复位。
|
RW1C | 0x0 |
5 | csr_rx_locked_to_data_err | 当JESD204B链路正在运行时,检测到1个或多个通道的锁定数据(locked to data)。 | RW1C | 0x0 |
4 | csr_lane_deskew_err | 当通道到通道去偏斜超过LMFC边界时置位。当rbd_offset未被正确编程或者器件内或多器件之间的通道到通道偏斜已超过LMFC边界时会触发此错误。 所以通道的所有ILA应该在一个LMFC边界内。请参考关于确定性延迟的应用笔记来了解详细信息。 |
RW1C | 0x0 |
3 | csr_frame_data_ready_err | 当数据有效时,如果RX在AV-ST总线上检测到上游组件data ready为0,那么此错误比特将被置位。传输层期望系统(AV-ST汇组件(sink component))中的上游器件将始终准备好接收来自传输层的有效数据。
注: 如果不需要此错误检测,那么可以在Intel FPGA传输层将jesd204_rx_data_ready信号从上游绑定到1。这是来自传输层而不是来自JESD204B RX core的错误。
|
RW1C | 0x0 |
2 | csr_dll_data_ready_err | 当数据有效时,如果RX在AV-ST总线上检测到上游组件data ready为0,那么此错误比特将被置位。通过设计,JESD204B RX core期望上游器件(JESD204B传输层)将始终准备好接收来自JESD204B RX core的有效数据。
注: 如果不需要此错误检测,那么可以将jesd204_rx_link_ready信号绑定到1。
|
RW1C | 0x0 |
1 | csr_sysref_lmfc_err | 当寄存器syncn_sysref_ctrl (0x54) csr_sysref_alwayson设为1时,LMFC计数器检查SYSREF周期是否与LMFC计数器((FxK/4)的整数倍)匹配。 如果SYSREF周期与LMFC周期不匹配,那么此比特将被置位。 |
RW1C | 0x0 |
0 | 保留 | 保留 | R |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:10 | 保留 | 保留 | R | 0x0 |
9 | csr_ecc_fatal_err | 当发生ECC致命错误时置位。这反映了检测到且未纠正的双比特错误。 | RW1C | 0x0 |
8 | csr_ecc_corrected_err | 当发生ECC错误已被纠正时置位。这反映了检测到且纠正的单比特错误。 | RW1C | 0x0 |
7 | dllerrs_rs | DLL错误储存状态。 | RW1C | 0x0 |
6 | csr_ilas_err | 表示缺少ILAS序列。RX core期望ILAS序列在/K28.5/传输之后传输。当ILAS不在/K28.5/传输之后时将触发此错误。 对于具有禁用ILAS传输选项的器件NMCDA-SL,您需要使用错误掩码来屏蔽掉此错误。 |
RW1C | 0x0 |
5 | csr_disparity_err | 对于所有通道的运行差异错误,接收到的代码组存在于8b10b解码表中,但根据当前的运行差异在相应列中找不到。 | RW1C | 0x0 |
4 | csr_not_in_table_err | 对于所有通道的不在表中错误(not in table error),对于任何差异,在8b10b解码表中找不到接收到的代码组。 | RW1C | 0x0 |
3 | csr_unexpected_kchar | 对于所有通道的意外控制字符错误,在给定的字符位置接收到一个意外控制字符。 意外的/A/或者/F/字符将被标记为帧对齐错误或者通道对齐错误。 |
RW1C | 0x0 |
2 | csr_lane_alignment_err | 对于所有通道的的通道对齐错误,先前的转换样本可能有误。多帧结束标记(/A/)位置未对齐。 不支持动态重新对齐 。 |
RW1C | 0x0 |
1 | csr_frame_alignment_err | 对于所有通道的的帧对齐错误,先前的转换样本可能有误。多帧结束标记(/F/或者/A/)位置未对齐。 不支持动态重新对齐 。 |
RW1C | 0x0 |
0 | csr_cg_sync_err | 对于所有通道的代码组同步错误,指示状态机已返回到CS_INIT状态。 | RW1C | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:21 | 保留 | 保留 | R | 0x0 |
20 | csr_ecc_fatal_err_en | 使能ECC致命错误类型的中断。应用于所有通道。 | RW | 0x1 |
19 | csr_ecc_corrected_err_en | 使能ECC可纠正错误类型的中断。应用于所有通道。 | RW | 0x0 |
18 | dllerr_rs_en | DLL错误1使能保留。应用于所有通道。 | RW | 0x1 |
17 | csr_ilas_err_en | 使能缺失ILAS错误类型的中断。应用于所有通道。 | RW | 0x1 |
16 | csr_disparity_err_en | 使能差异错误类型的中断。应用于所有通道。 | RW | 0x1 |
15 | csr_not_in_table_err_en | 使能不在表中(not in table)错误类型的中断。应用于所有通道。 | RW | 0x1 |
14 | csr_unexpected_kchar_en | 使能意外控制字符类型的中断。应用于所有通道。 | RW | 0x1 |
13 | csr_lane_alignment_err_en | 使能通道对齐错误类型的中断。应用于所以通道。 | RV | 0x1 |
12 | csr_frame_alignment_err_en | 使能帧对齐错误类型的中断。应用于所以通道。 | RV | 0x1 |
11 | csr_cg_sync_err_en | 使能代码组同步错误类型的中断。应用于所有通道。 | RW | 0x1 |
10:9 | 保留 | 保留 | R | 0x0 |
8 | re4_en | RX错误使能保留4 | RW | 0x1 |
7 | csr_pcfifo_empty_err_en | 使能Phase Compensation FIFO空错误的中断。 | RW | 0x1 |
6 | csr_pcfifo_full_err_en | 使能Phase Compensation FIFO满错误的中断。 | RW | 0x1 |
5 | csr_rx_locked_to_data_err_en | 使能RX is not locked to data错误的中断。 | RW | 0x1 |
4 | csr_lane_deskew_err_en | 使能通道去偏斜错误类型的中断。 | RW | 0x1 |
3 | csr_frame_data_ready_err_en | 使能传输层数据就绪错误类型的中断。 | RW | 0x1 |
2 | csr_dll_data_ready_err_en | 使能DLL数据就绪错误类型的中断。 | RW | 0x1 |
1 | csr_sysref_lmfc_err_en | 使能SYSREF LMFC错误类型的中断。 | RW | 0x1 |
0 | 保留 | 保留 | R | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:21 | 保留 | 保留 | R | 0x0 |
20 | csr_ecc_err_fatal_link_reinit | 对ECC致命错误类型使能链路重新初始化。应用于所有通道。不建议用户重新初始化,因为ECC错误不是由于链路问题引起的。 | RW | 0x0 |
19 | csr_ecc_err_corrected_link_reinit | 对ECC可纠正错误类型使能链路重新初始化。应用于所有通道。不建议用户重新初始化,因为ECC错误是自恢复的。 | RW | 0x0 |
18 | csr_dllerr_rs_link_reinit | DLL错误1链路重新初始化使能保留。应用于所有通道。 | RW | 0x0 |
17 | csr_ilas_err_link_reinit | 对缺失ILAS错误类型使能链路重新初始化。应用于所有通道。 | RW | 0x0 |
16 | csr_disparity_err_link_reinit | 对差异错误类型使能链路重新初始化。应用于所有通道。 | RW | 0x0 |
15 | csr_not_in_table_err_link_reinit | 对不在表中(not in table)错误类型使能链路重新初始化。应用于所有通道。 | RW | 0x0 |
14 | csr_unexpected_kchar_link_reinit | 对意外控制字符错误类型使能链路重新初始化。应用于所有通道。 | RW | 0x0 |
13 | csr_lane_alignment_err_link_reinit | 对通道对齐错误类型使能链路重新初始化。应用于所有通道。 | RW | 0x1 |
12 | csr_frame_alignment_err_link_reinit | 对帧对齐错误类型使能链路重新初始化。应用于所有通道。 | RW | 0x1 |
11 | rs5_link_reinit | RX错误链路重新初始化使能保留4 | RW | 0x1 |
10:9 | 保留 | 保留 | R | 0x0 |
8 | rs4_link_reinit | RX错误链路重新初始化使能保留4 | RW | 0x1 |
7 | csr_pcfifo_empty_err_link_reinit | 对Phase Compensation FIFO空错误使能链路重新初始化。 | RW | 0x0 |
6 | csr_pcfifo_full_err_link_reinit | 对Phase Compensation FIFO满错误使能链路重新初始化。 | RW | 0x0 |
5 | csr_rx_locked_to_data_err_link_reinit | 对RX is not locked to data错误使能链路重新初始化。 | RW | 0x0 |
4 | csr_lane_deskew_err_link_reinit | 对通道去偏斜错误类型使能链路重新初始化。 | RW | 0x0 |
3 | csr_frame_data_ready_err_link_reini | 使能Transport Layer数据就绪错误类型使能链路重新初始化。 | RW | 0x0 |
2 | csr_dll_data_ready_err_link_reinit | 对DLL数据就绪错误类型使能链路重新初始化。 | RW | 0x0 |
1 | csr_sysref_lmfc_err_link_reinit | 对SYSREF LMFC错误类型使能链路重新初始化。 | RW | 0x1 |
0 | 保留 | 保留 | R | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:19 | 保留 | 保留 | R | 0x0 |
18 | RX Status reserve 8 | 保留 | R | 0x0 |
17 | RX Status reserve 7 | 保留 | R | 0x0 |
16 | RX Status reserve 6 | 保留 | R | 0x0 |
15 | RX Status reserve 5 | 保留 | R | 0x0 |
14 | RX Status reserve 4 | 保留 | R | 0x0 |
13 | RX Status reserve 3 | 保留 | R | 0x0 |
12 | RX Status reserve 2 | 保留 | R | 0x0 |
11 | RX Status reserve 1 | 保留 | R | 0x0 |
10:3 | csr_rbd_count | 这是一个二进制减1值。从此寄存器报告的合法值为((FxK/4)-1)到0。
注: 当链路中的最新通道到达离LMFC边界太近时,Intel建议将RBD release opportunity (sysref_ctrl 0x54 rbd_offset)设置为与csr_rbd_count寄存器相离至少2个链路时钟,以适应最坏情况下的电源循环变化。
|
R | 0x0 |
2:1 | 保留 | 保留 | R | 0x0 |
0 | csr_dev_syncn | 内部SYNC_N值。
|
R | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:24 | 保留 | 保留 | R | 0x0 |
23 | csr_lane7_rx_pcfifo_empty | 通道7的RX相位补偿fifo状态为空标志。 | R | 0x0 |
22 | csr_lane6_rx_pcfifo_empty | 通道6的RX相位补偿fifo状态为空标志。 | R | 0x0 |
21 | csr_lane5_rx_pcfifo_empty | 通道5的RX相位补偿fifo状态为空标志。 | R | 0x0 |
20 | csr_lane4_rx_pcfifo_empty | 通道4的RX相位补偿fifo状态为空标志。 | R | 0x0 |
19 | csr_lane3_rx_pcfifo_empty | 通道3的RX相位补偿fifo状态为空标志。 | R | 0x0 |
18 | csr_lane2_rx_pcfifo_empty | 通道2的RX相位补偿fifo状态为空标志。 | R | 0x0 |
17 | csr_lane1_rx_pcfifo_empty | 通道1的RX相位补偿fifo状态为空标志。 | R | 0x0 |
16 | csr_lane0_rx_pcfifo_empty | 通道0的RX相位补偿fifo状态为空标志。 | R | 0x0 |
15:8 | 保留 | 保留 | R | 0x0 |
7 | csr_lane7_rx_pcfifo_full | 通道7的RX相位补偿fifo状态为满标志。 | R | 0x0 |
6 | csr_lane6_rx_pcfifo_full | 通道6的RX相位补偿fifo状态为满标志。 | R | 0x0 |
5 | csr_lane5_rx_pcfifo_full | 通道5的RX相位补偿fifo状态为满标志。 | R | 0x0 |
4 | csr_lane4_rx_pcfifo_full | 通道4的RX相位补偿fifo状态为满标志。 | R | 0x0 |
3 | csr_lane3_rx_pcfifo_full | 通道3的RX相位补偿fifo状态为满标志。 | R | 0x0 |
2 | csr_lane2_rx_pcfifo_full | 通道2的RX相位补偿fifo状态为满标志。 | R | 0x0 |
1 | csr_lane1_rx_pcfifo_full | 通道1的RX相位补偿fifo状态为满标志。 | R | 0x0 |
0 | csr_lane0_rx_pcfifo_full | 通道0的RX相位补偿fifo状态为满标志。 | R | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:24 | 保留 | 保留 | R | 0x0 |
23 | csr_lane7_pcs_valid | 通道7的PCS状态,表示PCS是有效的,已找到正确的字边界并将其对齐。 | R | 0x0 |
22 | csr_lane6_pcs_valid | 通道6的PCS状态,表示PCS是有效的,已找到正确的字边界并将其对齐。 | R | 0x0 |
21 | csr_lane5_pcs_valid | 通道5的PCS状态,表示PCS是有效的,已找到正确的字边界并将其对齐。 | R | 0x0 |
20 | csr_lane4_pcs_valid | 通道4的PCS状态,表示PCS是有效的,已找到正确的字边界并将其对齐。 | R | 0x0 |
19 | csr_lane3_pcs_valid | 通道3的PCS状态,表示PCS是有效的,已找到正确的字边界并将其对齐。 | R | 0x0 |
18 | csr_lane2_pcs_valid | 通道2的PCS状态,表示PCS是有效的,已找到正确的字边界并将其对齐。 | R | 0x0 |
17 | csr_lane1_pcs_valid | 通道1的PCS状态,表示PCS是有效的,已找到正确的字边界并将其对齐。 | R | 0x0 |
16 | csr_lane0_pcs_valid | 通道0的PCS状态,表示PCS是有效的,已找到正确的字边界并将其对齐。 | R | 0x0 |
15:8 | 保留 | 保留 | R | 0x0 |
7 | csr_lane7_rx_cal_busy | 通道7的重配置状态,表示RX校准正在进行中。 | R | 0x0 |
6 | csr_lane6_rx_cal_busy | 通道6的重配置状态,表示RX校准正在进行中。 | R | 0x0 |
5 | csr_lane5_rx_cal_busy | 通道5的重配置状态,表示RX校准正在进行中。 | R | 0x0 |
4 | csr_lane4_rx_cal_busy | 通道4的重配置状态,表示RX校准正在进行中。 | R | 0x0 |
3 | csr_lane3_rx_cal_busy | 通道3的重配置状态,表示RX校准正在进行中。 | R | 0x0 |
2 | csr_lane2_rx_cal_busy | 通道2的重配置状态,表示RX校准正在进行中。 | R | 0x0 |
1 | csr_lane1_rx_cal_busy | 通道1的重配置状态,表示RX校准正在进行中。 | R | 0x0 |
0 | csr_lane0_rx_cal_busy | 通道0的重配置状态,表示RX校准正在进行中。 | R | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:8 | 保留 | 保留 | R | 0x0 |
7 | csr_lane7_rx_locked_to_data | 置位时,表明通道7的RX CDR PLL锁定到 RX 数据,并且RX CDR已从LTR变化到LTD 模式。 | R | 0x0 |
6 | csr_lane6_rx_locked_to_data | 置位时,表明通道6的RX CDR PLL锁定到 RX 数据,并且RX CDR已从LTR变化到LTD 模式。 | R | 0x0 |
5 | csr_lane5_rx_locked_to_data | 置位时,表明通道5的RX CDR PLL锁定到 RX 数据,并且RX CDR已从LTR变化到LTD 模式。 | R | 0x0 |
4 | csr_lane4_rx_locked_to_data | 置位时,表明通道4的RX CDR PLL锁定到 RX 数据,并且RX CDR已从LTR变化到LTD 模式。 | R | 0x0 |
3 | csr_lane3_rx_locked_to_data | 置位时,表明通道3的RX CDR PLL锁定到 RX 数据,并且RX CDR已从LTR变化到LTD 模式。 | R | 0x0 |
2 | csr_lane2_rx_locked_to_data | 置位时,表明通道2的RX CDR PLL锁定到 RX 数据,并且RX CDR已从LTR变化到LTD 模式。 | R | 0x0 |
1 | csr_lane1_rx_locked_to_data | 置位时,表明通道1的RX CDR PLL锁定到 RX 数据,并且RX CDR已从LTR变化到LTD 模式。 | R | 0x0 |
0 | csr_lane0_rx_locked_to_data | 置位时,表明通道0的RX CDR PLL锁定到 RX 数据,并且RX CDR已从LTR变化到LTD 模式。 | R | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:24 | csr_m | 链路M。 每个器件的转换器数量(二进制值减1)。
注: 运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。
|
|
复位成每个IP生成的参数值。 |
23:21 | 保留 | 保留 | R | 0x0 |
20:16 | csr_k | 链路K。 每个多帧的帧数量(二进制值减1)。
注: 运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。
|
|
复位成每个IP生成的参数值。 |
15:8 | csr_f | 链路F。 每个帧的八位字节数量(二进制值减1)。
注: 运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。
|
|
复位成每个IP生成的参数值。 |
7 | csr_scr_en | 使能或者禁用解扰器。
注: 运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。
|
|
复位成每个IP生成的参数值。 |
6:5 | 保留 | 保留 | R | 0x0 |
4:0 | csr_l | 链路L。 每个转换器的通道数量(二进制值减1)。
注: 运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。
|
|
复位成每个IP生成的参数值。 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31 | csr_hd | Link HD。 高密度格式。
注: 运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。
|
|
复位成每个IP生成的参数值。 |
30:29 | 保留 | 保留 | R | 0x0 |
28:24 | csr_cf | Link CF。
每个链路每个帧时钟周期的控制字的数量
注: 运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。
|
|
复位成每个IP生成的参数值。 |
23:21 | csr_jesdv | JESD204x版本。
注: 运行时重配置对 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。
|
|
0x1 |
20:16 | csr_s | Link S。 每个帧周期的每个转换器的样本数量(二进制值减1)。
注: 运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。
|
|
复位成每个IP生成的参数值。 |
15:13 | csr_subclassv | 器件子类版本
注: 运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。
|
|
复位成每个IP生成的参数值。 |
12.8 | csr_np | Link NP。 每个样本的比特数量(二进制值减1)。
注: 运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。
|
|
复位成每个IP生成的参数值。 |
7:6 | csr_cs | Link CS。 每个样本的控制比特的数量。
注: 运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。
|
|
复位成每个IP生成的参数值。 |
5 | 保留 | 保留 | R | 0x0 |
4:0 | csr_n | Link N。 转换器分辨率(进制值减1)
注: 运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。
|
|
复位成每个IP生成的参数值。 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:24 | no3 | Configuration octet 3: SCR, L | R | 0x00 |
23:16 | no2 | Configuration octet 2: ADJDIR, PHADJ, LID | R | 0x00 |
15:8 | no1 | Configuration octet 1: ADJCNT, BID | R | 0x00 |
7:0 | no0 | Configuration octet 0: DID | R | 0x00 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:24 | no7 | Configuration octet 7: CS, N | R | 0x00 |
23:16 | no6 | Configuration octet 6: M | R | 0x00 |
15:8 | no5 | Configuration octet 5: K | R | 0x00 |
7:0 | no4 | Configuration octet 4: F | R | 0x00 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:24 | no11 | Configuration octet 11: RES1 | R | 0x00 |
23:16 | no10 | Configuration octet 10: HD, CF | R | 0x00 |
15:8 | no9 | Configuration octet 9: JESDV, S | R | 0x00 |
7:0 | no8 | Configuration octet 8: SUBCLASSV, N_PRIME | R | 0x00 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:16 | 保留 | 保留 | R | 0x00 |
15:8 | no13 | Configuration octet 13: FCHK | R | 0x00 |
7:0 | no12 | Configuration octet 12: RES2 | R | 0x00 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:10 | 保留 | 保留 | R | 0x0 |
9:2 | csr_fxk_h | FxK[1:0]的高位。这是一个二进制值减1。 Link F与Link K的乘积必须能被4整除。
注: IP在每个通道的32-bit数据宽度边界上运行,因此必须始终确保FxK必须能被4整除。
注: 运行时重配置对于 Intel® Agilex™ 和 Intel® Stratix® 10器件是禁止的。
|
|
复位成每个IP生成的参数值。 |
1:0 | csr_fxk_l | FxK[1:0]的低位。这是一个二进制值减1。 Link F与Link K的乘积必须能被4整除。
注: IP在每个通道的32-bit数据宽度边界上运行,因此必须始终确保FxK必须能被4整除。FxK (在二进制值减1中)将始终导致较低的2比特值为2'b11。
|
R | 0x3 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:4 | 保留 | 保留 | R | 0x0 |
3:0 | rx_testmode |
|
RW | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:16 | 保留 | 保留 | R | 0x0 |
15:14 | lane7_cs_state | 指示通道7的RX DLL代码组同步状态机的当前状态。 |
R | 0x0 |
13:12 | lane6_cs_state | 指示通道6的RX DLL代码组同步状态机的当前状态。 |
R | 0x0 |
11:10 | lane5_cs_state | 指示通道5的RX DLL代码组同步状态机的当前状态。 |
R | 0x0 |
9:8 | lane4_cs_state | 指示通道4的RX DLL代码组同步状态机的当前状态。 |
R | 0x0 |
7:6 | lane3_cs_state | 指示通道3的RX DLL代码组同步状态机的当前状态。 |
R | 0x0 |
5:4 | lane2_cs_state | 指示通道2的RX DLL代码组同步状态机的当前状态。 |
R | 0x0 |
3:2 | lane1_cs_state | 指示通道1的RX DLL代码组同步状态机的当前状态。 |
R | 0x0 |
1:0 | lane0_cs_state | 指示通道0的RX DLL代码组同步状态机的当前状态。 |
R | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:16 | 保留 | 保留 | R | 0x0 |
15:14 | lane7_fs_state | 指示通道7的RX DLL帧同步状态机的当前状态。 |
R | 0x0 |
13:12 | lane6_fs_state | 指示通道6的RX DLL帧同步状态机的当前状态。 |
R | 0x0 |
11:10 | lane5_fs_state | 指示通道5的RX DLL帧同步状态机的当前状态。 |
R | 0x0 |
9:8 | lane4_fs_state | 指示通道4的RX DLL帧同步状态机的当前状态。 |
R | 0x0 |
7:6 | lane3_fs_state | 指示通道3的RX DLL帧同步状态机的当前状态。 |
R | 0x0 |
5:4 | lane2_fs_state | 指示通道2的RX DLL帧同步状态机的当前状态。 |
R | 0x0 |
3:2 | lane1_fs_state | 指示通道1的RX DLL帧同步状态机的当前状态。 |
R | 0x0 |
1:0 | lane0_fs_state | 指示通道0的RX DLL帧同步状态机的当前状态。 |
R | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:24 | 保留 | 保留 | R | 0x0 |
23 | lane7_rx_fifo_empty | 指示通道7的RX DLL FIFO是空的。 | R | 0x0 |
22 | lane6_rx_fifo_empty | 指示通道6的RX DLL FIFO是空的。 | R | 0x0 |
21 | lane5_rx_fifo_empty | 指示通道5的RX DLL FIFO是空的。 | R | 0x0 |
20 | lane4_rx_fifo_empty | 指示通道4的RX DLL FIFO是空的。 | R | 0x0 |
19 | lane3_rx_fifo_empty | 指示通道3的RX DLL FIFO是空的。 | R | 0x0 |
18 | lane2_rx_fifo_empty | 指示通道2的RX DLL FIFO是空的。 | R | 0x0 |
17 | lane1_rx_fifo_empty | 指示通道1的RX DLL FIFO是空的。 | R | 0x0 |
16 | lane0_rx_fifo_empty | 指示通道0的RX DLL FIFO是空的。 | R | 0x0 |
15:8 | 保留 | 保留 | R | 0x0 |
7 | lane7_rx_fifo_full | 指示通道7的RX DLL lane sync FIFO是满的。 | R | 0x0 |
6 | lane6_rx_fifo_full | 指示通道6的RX DLL lane sync FIFO是满的。 | R | 0x0 |
5 | lane5_rx_fifo_full | 指示通道5的RX DLL lane sync FIFO是满的。 | R | 0x0 |
4 | lane4_rx_fifo_full | 指示通道4的RX DLL lane sync FIFO是满的。 | R | 0x0 |
3 | lane3_rx_fifo_full | 指示通道3的RX DLL lane sync FIFO是满的。 | R | 0x0 |
2 | lane2_rx_fifo_full | 指示通道2的RX DLL lane sync FIFO是满的。 | R | 0x0 |
1 | lane1_rx_fifo_full | 指示通道1的RX DLL lane sync FIFO是满的。 | R | 0x0 |
0 | lane0_rx_fifo_full | 指示通道0的RX DLL lane sync FIFO是满的。 | R | 0x0 |
比特 | 名称 | 说明 | 属性 | 复位 |
---|---|---|---|---|
31:24 | 保留 | 保留 | R | 0x0 |
23 | lane7_ilas_cfg_data_started | 通道7的已开始的ILAS CFG数据。 | R | 0x0 |
22 | lane6_ilas_cfg_data_started | 通道6的已开始的ILAS CFG数据。 | R | 0x0 |
21 | lane5_ilas_cfg_data_started | 通道5的已开始的ILAS CFG数据。 | R | 0x0 |
20 | lane4_ilas_cfg_data_started4 | 通道4的已开始的ILAS CFG数据。 | R | 0x0 |
19 | lane3_ilas_cfg_data_started | 通道3的已开始的ILAS CFG数据。 | R | 0x0 |
18 | lane2_ilas_cfg_data_started | 通道2的已开始的ILAS CFG数据。 | R | 0x0 |
17 | lane1_ilas_cfg_data_started | 通道1的已开始的ILAS CFG数据。 | R | 0x0 |
16 | lane0_ilas_cfg_data_started | 通道0的已开始的ILAS CFG数据。 | R | 0x0 |
15:8 | 保留 | 保留 | R | 0x0 |
7 | lane7_dll_user_data_phase | 通道7的DLL用户数据相位。 | R | 0x0 |
6 | lane6_dll_user_data_phase | 通道6的DLL用户数据相位。 | R | 0x0 |
5 | lane5_dll_user_data_phase | 通道5的DLL用户数据相位。 | R | 0x0 |
4 | lane4_dll_user_data_phase | 通道4的DLL用户数据相位。 | R | 0x0 |
3 | lane3_dll_user_data_phase | 通道3的DLL用户数据相位。 | R | 0x0 |
2 | lane2_dll_user_data_phase | 通道2的DLL用户数据相位。 | R | 0x0 |
1 | lane1_dll_user_data_phase | 通道1的DLL用户数据相位。 | R | 0x0 |
0 | lane0_dll_user_data_phase | 通道0的DLL用户数据相位。 | R | 0x0 |