JESD204B Intel® FPGA IP用户指南

ID 683442
日期 9/10/2020
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3.8.3. 添加外部收发器PLL

针对 Intel® Stratix® 10 L-tile, Intel® Stratix® 10 H-tile, Intel® Arria® 10或者 Intel® Cyclone® 10 GX FPGA目标器件的JESD204B IP core变体需要外部收发器PLL进行编译。对PLL设置选择中等带宽。

注: 对于 Intel® Agilex™ Intel® Stratix® 10 E-tile器件,收发器PLL位于收发器自身内;因此设计不需要外部PLL。

针对Arria V,Cyclone V或者Stratix V FPGA目标器件的JESD204B IP variation包含收发器PLL。因此,编译不需要外部PLL。

Intel建议根据数据速率遵循相应Transceiver PHY用户指南中的PLL建议。

注: Hard PCS的PMA宽度为20位,Soft PCS为40位。