仅对英特尔可见 — GUID： bhc1461142792676
Ixiasoft
4.5.3. FPGA–DAC子系统复位序列
图 22. FPGA–DAC 系统复位序列时序图
推荐的FPGA – DAC子系统启动顺序：
- 为JESD204B子系统中的转换器和FPGA提供一个自由运行且稳定的参考时钟。转换器的参考时钟是器件时钟。 Intel® 建议四个参考时钟用于FPGA。
- 第一个参考时钟是收发器的校准时钟。
- 对于 Intel® Stratix® 10器件，这是OSC_CLK_1管脚上的时钟，用于校准引擎。
- 对于 Intel® Arria® 10和 Intel® Cyclone® 10 GX器件，这是OSC_CLK_1管脚上的时钟，用于校准引擎。
- 对于Stratix V、Arria V和Cyclone V器件，这是收发器重配置控制器的时钟。
- 第二个参考时钟是收发器重配置接口和JESD204B IP core Avalon-MM接口的管理时钟。
- 如果对 Intel® Arria® 10、 Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能了动态重配置选项，那么此参考时钟连接到JESD204B IP core的reconfig_clk输入端口。
- 第三参考时钟是收发器参考时钟。
- 第四个参考时钟是core PLL参考时钟(器件时钟)。
- 对于 Intel® Stratix® 10，您必须在IO bank的专用参考时钟输入管脚上提供参考时钟。
- 对于 Intel® Arria® 10、 Intel® Cyclone® 10 GX、 Arria® V、 Cyclone® V和 Stratix® V，如果您不共享器件时钟和收发器参考时钟，那么这是一个core PLL的参考时钟(用于 Intel® Arria® 10和 Intel® Cyclone® 10 GX器件的IOPLL Intel® FPGA IP core；用于Arria V、Cyclone V和Stratix V器件的PLL Intel® FPGA IP core)的参考时钟(请参考)。
- 第一个参考时钟是收发器的校准时钟。
- 配置FPGA。保持TX收发器PLL和通道处于复位状态。
- 对于 Intel® Arria® 10和 Intel® Cyclone® 10 GX器件，如果在配置FPGA之前参考时钟对收发器PLL不可用，那么需要保持收发器PLL和通道处于复位状态，并在参考时钟稳定后对收发器PLL和TX通道执行用户校准。关于对收发器PLL和通道进行用户校准的更多信息，请参考 Intel® Arria® 10或者 Intel® Cyclone® 10 GX Transceiver PHY User Guides中的Calibration章节。
- 请确保FPGA器件时钟内核PLL锁定到参考时钟。
- 置低FPGA TX收发器PLL和通道复位。通过置低Transceiver PHY Reset Controller的复位输入管脚来完成此操作。
- 请确保FPGA收发器PLL锁定到参考时钟。
- 一旦TX收发器PLL和通道退出复位( FPGA Transceiver PHY Reset Controller的tx_ready信号被置位)，置低IP core的Avalon-MM接口复位。在配置阶段，如果默认IP core寄存器设置需要更改，那么子系统可以对JESD204B IP core进行编程。
- 置低IP core的链路复位以及传输层的帧复位。
- TX链路复位置低后，TX IP core将/K/字符流传输到DAC。
- 通过DAC的SPI接口对DAC进行编程。
- 对于subclass 1，如果TX链路复位置低时时钟生成器出现连续SYSREF脉冲，那么TX-DAC链路进行初始化。如果没有出现SYSREF脉冲，那么触发时钟生成器以提供一个SYSREF脉冲对链路进行初始化。
- 对于subclass 0，对ADC进行编程并且TX链路复位置低之后，链路进行初始化。