JESD204B Intel® FPGA IP用户指南

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ID 683442
日期 9/10/2020
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文档目录
文档目录 x
1. JESD204B IP快速参考 2. 关于JESD204B Intel® FPGA IP 3. 入门 4. JESD204B IP功能描述 5. JESD204B IP确定性延迟实现指南 6. JESD204B IP调试指南 7. JESD204B Intel® FPGA IP 用户指南存档 8. JESD204B Intel® FPGA IP用户指南的文档修订历史
2. 关于JESD204B Intel® FPGA IP x
2.1. 发布信息 2.2. 器件系列支持 2.3. 数据通路模式 2.4. IP种类 2.5. JESD204B IP配置 2.6. 通道绑定 2.7. 性能和资源利用
2.5. JESD204B IP配置 x
2.5.1. 运行时配置
3. 入门 x
3.1. Intel® FPGA IP核介绍 3.2. Intel® FPGA IP核安装和许可 3.3. Intel® FPGA IP Evaluation Mode 3.4. 升级IP核 3.5. IP Catalog和参数编辑器 3.6. 设计演练(Design Walkthrough) 3.7. JESD204B设计实例 3.8. JESD204B IP设计考量 3.9. JESD204B Intel® FPGA IP参数 3.10. JESD204B IP组件文件 3.11. JESD204B IP测试台
3.6. 设计演练(Design Walkthrough) x
3.6.1. 创建一个新的 Intel® Quartus® Prime工程 3.6.2. 参数化并生成 IP 3.6.3. 编译JESD204B IP Core设计 3.6.4. 编程FPGA器件
3.8. JESD204B IP设计考量 x
3.8.1. 在Platform Designer中集成JESD204B IP 3.8.2. 管脚分配(Pin Assignments) 3.8.3. 添加外部收发器PLL 3.8.4. 输入时钟的时序约束
3.11. JESD204B IP测试台 x
3.11.1. 生成和仿真IP测试台 3.11.2. 测试台仿真流程
3.11.1. 生成和仿真IP测试台 x
3.11.1.1. 生成测试台仿真模型 3.11.1.2. 仿真IP测试台
4. JESD204B IP功能描述 x
4.1. 发送器 4.2. 接收器 4.3. 操作 4.4. 时钟方案 4.5. 复位方案 4.6. 信号 4.7. 寄存器
4.1. 发送器 x
4.1.1. TX数据链路层 4.1.2. TX PHY层
4.1.1. TX数据链路层 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. 用户数据相位
4.2. 接收器 x
4.2.1. RX数据链路层 4.2.2. RX PHY层
4.2.1. RX数据链路层 x
4.2.1.1. RX CGS 4.2.1.2. 帧同步 4.2.1.3. 帧对齐 4.2.1.4. 通道对齐 4.2.1.5. ILAS数据 4.2.1.6. 初始通道同步
4.3. 操作 x
4.3.1. 操作模式 4.3.2. 扰码器/解码器 4.3.3. SYNC_N信号 4.3.4. 链路重新初始化 4.3.5. 链路启动顺序 4.3.6. 通过SYNC_N信号的错误报告
4.3.1. 操作模式 x
4.3.1.1. Subclass 0操作模式 4.3.1.2. Subclass 1操作模式 4.3.1.3. Subclass 2操作模式
4.4. 时钟方案 x
4.4.1. 器件时钟 4.4.2. 链路时钟 4.4.3. 本地多帧时钟(Local MultiFrame Clock) 4.4.4. 时钟相关性 4.4.5. 收发器校准时钟源
4.5. 复位方案 x
4.5.1. 复位顺序 4.5.2. ADC–FPGA子系统复位序列 4.5.3. FPGA–DAC子系统复位序列
4.6. 信号 x
4.6.1. 发送器信号 4.6.2. 接收器信号
4.7. 寄存器 x
4.7.1. 寄存器访问类型约定 4.7.2. 发送器寄存器 4.7.3. 接收器寄存器(Receiver Registers)
5. JESD204B IP确定性延迟实现指南 x
5.1. 约束输入SYSREF信号 5.2. 可编程RBD偏移 5.3. 可编程的LMFC偏移 5.4. 链路重新初始化期间保持确定性延迟
6. JESD204B IP调试指南 x
6.1. 时钟方案 6.2. JESD204B参数 6.3. SPI编程 6.4. 转换器和FPGA操作条件 6.5. 信号极性和FPGA管脚分配 6.6. 创建Signal Tap调试文件以匹配设计层次结构 6.7. 使用System Console调试JESD204B链路
6.6. 创建Signal Tap调试文件以匹配设计层次结构 x
6.6.1. 删除无关信号并添加E-Tile PHY信号
1. JESD204B IP快速参考
2. 关于JESD204B Intel® FPGA IP
3. 入门
4. JESD204B IP功能描述
5. JESD204B IP确定性延迟实现指南
6. JESD204B IP调试指南
7. JESD204B Intel® FPGA IP 用户指南存档
8. JESD204B Intel® FPGA IP用户指南的文档修订历史

4.5.2. ADC–FPGA子系统复位序列

图 21. ADC–FPGA子系统复位序列时序图

推荐的ADC–FPGA子系统启动顺序：

  1. 为JESD204B子系统中的转换器和FPGA提供一个自由运行且稳定的参考时钟。转换器的参考时钟是器件时钟。 Intel® 建议四个参考时钟用于FPGA。
    1. 第一个参考时钟是收发器的校准时钟。
      • 对于 Intel® Stratix® 10器件，这是OSC_CLK_1管脚上的时钟，用于校准引擎。
      • 对于 Intel® Arria® 10和 Intel® Cyclone® 10 GX器件，这是OSC_CLK_1管脚上的时钟，用于校准引擎。
      • 对于Arria V，Cyclone V和Stratix V器件，这是收发器重配置控制器的时钟。
    2. 第二个参考时钟是收发器重配置接口和JESD204B IP core Avalon-MM接口的管理时钟。
      • 如果对 Intel® Arria® 10、 Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件使能了动态重配置选项，那么此参考时钟连接到JESD204B IP core的reconfig_clk输入端口。
    3. 第三参考时钟是收发器参考时钟。
      • 对于 Intel® Stratix® 10，您必须在收发器专用参考时钟输入管脚上提供参考时钟。
      • 对于 Intel® Arria® 10、 Intel® Cyclone® 10 GX、Arria V、Cyclone V和Stratix V器件，如果您共享器件时钟和收发器参考时钟，那么此时钟也用作core PLL (用于 Intel® Arria® 10和 Intel® Cyclone® 10 GX器件的IOPLL Intel® FPGA IP core；用于Arria V、Cyclone V和Stratix V器件的PLL Intel® FPGA IP core)的参考时钟(请参考)。
    4. 第四个参考时钟是core PLL参考时钟(器件时钟)。
      • 对于 Intel® Stratix® 10，您必须在IO bank的专用参考时钟输入管脚上提供参考时钟。
      • 对于 Intel® Arria® 10、 Intel® Cyclone® 10 GX、Arria V、Cyclone V和Stratix V器件，如果您不共享器件时钟和收发器参考时钟，那么这是一个core PLL (用于 Intel® Arria® 10和 Intel® Cyclone® 10 GX器件的IOPLL Intel® FPGA IP core；用于Arria V、Cyclone V和Stratix V器件的PLL Intel® FPGA IP core)的参考时钟(请参考)。
  2. 配置FPGA。保持RX收发器通道处于复位状态。
    • 对于 Intel® Arria® 10和 Intel® Cyclone® 10 GX器件，如果在配置FPGA之前参考时钟对收发器CDR不可用，那么需要保持RX收发器通道处于复位状态，并在参考时钟稳定后对RX收发器通道执行用户校准。有关用户对收发器通道进行校准的更多信息，请参考 Intel® Arria® 10或者 Intel® Cyclone® 10 GX Transceiver PHY User Guides中的Calibration章节。
  3. 您可以在配置FPGA之前或之后通过ADC的SPI接口对ADC进行编程。在继续下一步之前，请确保ADC PLL已锁定。
  4. 请确保FPGA器件时钟内核PLL锁定到参考时钟。
  5. 置低FPGA RX收发器通道复位。通过置低Transceiver PHY Reset Controller的复位输入管脚来完成此操作。
  6. 一旦收发器退出复位( Intel® FPGA Transceiver PHY Reset Controller的rx_ready信号被置位)，置低IP core的Avalon-MM接口复位。在配置阶段，如果默认IP core寄存器设置需要更改，那么子系统可以对JESD204B IP core进行编程。
  7. 置低IP core的链路复位以及传输层的帧复位。
  8. 对于subclass 1，如果RX链路复位置低时时钟生成器出现连续SYSREF脉冲，那么ADC-RX链路进行初始化。如果没有出现SYSREF脉冲，那么触发时钟生成器以提供一个SYSREF脉冲对链路进行初始化。对于subclass 0，对ADC进行编程并且RX链路复位置低之后，链路进行初始化。
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