JESD204B Intel® FPGA IP用户指南

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ID 683442
日期 9/10/2020
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文档目录
文档目录 x
1. JESD204B IP快速参考 2. 关于JESD204B Intel® FPGA IP 3. 入门 4. JESD204B IP功能描述 5. JESD204B IP确定性延迟实现指南 6. JESD204B IP调试指南 7. JESD204B Intel® FPGA IP 用户指南存档 8. JESD204B Intel® FPGA IP用户指南的文档修订历史
2. 关于JESD204B Intel® FPGA IP x
2.1. 发布信息 2.2. 器件系列支持 2.3. 数据通路模式 2.4. IP种类 2.5. JESD204B IP配置 2.6. 通道绑定 2.7. 性能和资源利用
2.5. JESD204B IP配置 x
2.5.1. 运行时配置
3. 入门 x
3.1. Intel® FPGA IP核介绍 3.2. Intel® FPGA IP核安装和许可 3.3. Intel® FPGA IP Evaluation Mode 3.4. 升级IP核 3.5. IP Catalog和参数编辑器 3.6. 设计演练(Design Walkthrough) 3.7. JESD204B设计实例 3.8. JESD204B IP设计考量 3.9. JESD204B Intel® FPGA IP参数 3.10. JESD204B IP组件文件 3.11. JESD204B IP测试台
3.6. 设计演练(Design Walkthrough) x
3.6.1. 创建一个新的 Intel® Quartus® Prime工程 3.6.2. 参数化并生成 IP 3.6.3. 编译JESD204B IP Core设计 3.6.4. 编程FPGA器件
3.8. JESD204B IP设计考量 x
3.8.1. 在Platform Designer中集成JESD204B IP 3.8.2. 管脚分配(Pin Assignments) 3.8.3. 添加外部收发器PLL 3.8.4. 输入时钟的时序约束
3.11. JESD204B IP测试台 x
3.11.1. 生成和仿真IP测试台 3.11.2. 测试台仿真流程
3.11.1. 生成和仿真IP测试台 x
3.11.1.1. 生成测试台仿真模型 3.11.1.2. 仿真IP测试台
4. JESD204B IP功能描述 x
4.1. 发送器 4.2. 接收器 4.3. 操作 4.4. 时钟方案 4.5. 复位方案 4.6. 信号 4.7. 寄存器
4.1. 发送器 x
4.1.1. TX数据链路层 4.1.2. TX PHY层
4.1.1. TX数据链路层 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. 用户数据相位
4.2. 接收器 x
4.2.1. RX数据链路层 4.2.2. RX PHY层
4.2.1. RX数据链路层 x
4.2.1.1. RX CGS 4.2.1.2. 帧同步 4.2.1.3. 帧对齐 4.2.1.4. 通道对齐 4.2.1.5. ILAS数据 4.2.1.6. 初始通道同步
4.3. 操作 x
4.3.1. 操作模式 4.3.2. 扰码器/解码器 4.3.3. SYNC_N信号 4.3.4. 链路重新初始化 4.3.5. 链路启动顺序 4.3.6. 通过SYNC_N信号的错误报告
4.3.1. 操作模式 x
4.3.1.1. Subclass 0操作模式 4.3.1.2. Subclass 1操作模式 4.3.1.3. Subclass 2操作模式
4.4. 时钟方案 x
4.4.1. 器件时钟 4.4.2. 链路时钟 4.4.3. 本地多帧时钟(Local MultiFrame Clock) 4.4.4. 时钟相关性 4.4.5. 收发器校准时钟源
4.5. 复位方案 x
4.5.1. 复位顺序 4.5.2. ADC–FPGA子系统复位序列 4.5.3. FPGA–DAC子系统复位序列
4.6. 信号 x
4.6.1. 发送器信号 4.6.2. 接收器信号
4.7. 寄存器 x
4.7.1. 寄存器访问类型约定 4.7.2. 发送器寄存器 4.7.3. 接收器寄存器(Receiver Registers)
5. JESD204B IP确定性延迟实现指南 x
5.1. 约束输入SYSREF信号 5.2. 可编程RBD偏移 5.3. 可编程的LMFC偏移 5.4. 链路重新初始化期间保持确定性延迟
6. JESD204B IP调试指南 x
6.1. 时钟方案 6.2. JESD204B参数 6.3. SPI编程 6.4. 转换器和FPGA操作条件 6.5. 信号极性和FPGA管脚分配 6.6. 创建Signal Tap调试文件以匹配设计层次结构 6.7. 使用System Console调试JESD204B链路
6.6. 创建Signal Tap调试文件以匹配设计层次结构 x
6.6.1. 删除无关信号并添加E-Tile PHY信号
1. JESD204B IP快速参考
2. 关于JESD204B Intel® FPGA IP
3. 入门
4. JESD204B IP功能描述
5. JESD204B IP确定性延迟实现指南
6. JESD204B IP调试指南
7. JESD204B Intel® FPGA IP 用户指南存档
8. JESD204B Intel® FPGA IP用户指南的文档修订历史

4.4.1. 器件时钟

在转换器件中，样品时钟(sampling clock)通常是器件时钟。
对于FPGA逻辑器件中的JESD204B IP，您需要一个或者两个参考时钟，如图 19和图 20中所示。在单一参考时钟设计中，器件时钟用作收发器PLL参考时钟，也用作内核PLL参考时钟。在双参考时钟设计中，器件时钟用作内核PLL参考时钟，其他参考时钟用作收发器PLL参考时钟。可用频率取决于PLL类型，绑定选项，通道数和器件系列。在IP内核生成期间， Intel® Quartus® Prime软件根据用户选择建议收发器PLL和内核PLL的可用参考频率。
注： 由于FPGA中的时钟网络体系结构，Intel建议您使用器件时钟来生成链路时钟(link clock)，并且使用链路时钟作为时序参考。您需要使用PLL Intel® FPGA IP core (在Arria V，Cyclone V和Stratix V器件中)或者IOPLL Intel® FPGA IP core (在 Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件中)来生成链路时钟和帧时钟(frame clock)。链路时钟用于JESD204B IP (MAC)和传输层中。建议您通过专用参考时钟管脚来提供参考时钟源。

基于JESD204B规范的Subclass 1，器件时钟是时序参考，并且是与SYSREF的源同步。为实现确定性延迟，请将SYSREF信号的板级走线长度与器件时钟相匹配。要保持器件时钟与传输到FPGA和转换器器件的SYSREF信号对之间的恒定的相位关系。理想情况下，时钟生成器的SYSREF脉冲应同时到达FPGA和转换器器件。为避免一半的链路时钟延迟变化，必须提供与链路时钟相同的频率的器件时钟。

JESD204B协议不支持速率匹配。因此，必须确保TX或者RX器件时钟(pll_ref_clk)和PLL参考时钟生成的链路时钟(txlink_clk或者rxlink_clk)以及帧时钟(txframe_clk或者rxframe_clk)具有0 ppm变化。PLL参考时钟应该来自同一个时钟芯片。

图 19. 包含共享收发器参考时钟和内核时钟的JESD204B子系统
注： 此图不适用于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件。


图 20. 包含独立收发器参考时钟和内核时钟的JESD204B子系统


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