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4.3.2. 扰码器/解码器
扰码器和解码器都是在32-bit并行实现中设计的,扰码器/解码器顺序从MSB first的第一个八位字节开始。
JESD204B TX和RX IP内核通过在每个通道上实现32-bit并行扰码器来支持加扰。扰码器和解码器位于与Avalon-ST接口连接的JESD204B IP MAC中。您可以使能或禁用加扰,该选项应用于所有通道。混合模式操作(其中对某些通道使能加扰)是不允许的。
加扰多项式:
1 + x14 + x15
解码器可以以在八个八位字节进行自同步。在扰码器种子的复位值从转换器件到FPGA逻辑器件不同的典型应用中,正确的用户数据在两条链路时钟的接收器中恢复(由于32-bit体系结构)。传输层上PRBS码型检查器应该始终禁止对JESD204B RX IP内核中第一个八组八位字节的检查。