JESD204B Intel® FPGA IP用户指南

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ID 683442
日期 9/10/2020
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文档目录
文档目录 x
1. JESD204B IP快速参考 2. 关于JESD204B Intel® FPGA IP 3. 入门 4. JESD204B IP功能描述 5. JESD204B IP确定性延迟实现指南 6. JESD204B IP调试指南 7. JESD204B Intel® FPGA IP 用户指南存档 8. JESD204B Intel® FPGA IP用户指南的文档修订历史
2. 关于JESD204B Intel® FPGA IP x
2.1. 发布信息 2.2. 器件系列支持 2.3. 数据通路模式 2.4. IP种类 2.5. JESD204B IP配置 2.6. 通道绑定 2.7. 性能和资源利用
2.5. JESD204B IP配置 x
2.5.1. 运行时配置
3. 入门 x
3.1. Intel® FPGA IP核介绍 3.2. Intel® FPGA IP核安装和许可 3.3. Intel® FPGA IP Evaluation Mode 3.4. 升级IP核 3.5. IP Catalog和参数编辑器 3.6. 设计演练(Design Walkthrough) 3.7. JESD204B设计实例 3.8. JESD204B IP设计考量 3.9. JESD204B Intel® FPGA IP参数 3.10. JESD204B IP组件文件 3.11. JESD204B IP测试台
3.6. 设计演练(Design Walkthrough) x
3.6.1. 创建一个新的 Intel® Quartus® Prime工程 3.6.2. 参数化并生成 IP 3.6.3. 编译JESD204B IP Core设计 3.6.4. 编程FPGA器件
3.8. JESD204B IP设计考量 x
3.8.1. 在Platform Designer中集成JESD204B IP 3.8.2. 管脚分配(Pin Assignments) 3.8.3. 添加外部收发器PLL 3.8.4. 输入时钟的时序约束
3.11. JESD204B IP测试台 x
3.11.1. 生成和仿真IP测试台 3.11.2. 测试台仿真流程
3.11.1. 生成和仿真IP测试台 x
3.11.1.1. 生成测试台仿真模型 3.11.1.2. 仿真IP测试台
4. JESD204B IP功能描述 x
4.1. 发送器 4.2. 接收器 4.3. 操作 4.4. 时钟方案 4.5. 复位方案 4.6. 信号 4.7. 寄存器
4.1. 发送器 x
4.1.1. TX数据链路层 4.1.2. TX PHY层
4.1.1. TX数据链路层 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. 用户数据相位
4.2. 接收器 x
4.2.1. RX数据链路层 4.2.2. RX PHY层
4.2.1. RX数据链路层 x
4.2.1.1. RX CGS 4.2.1.2. 帧同步 4.2.1.3. 帧对齐 4.2.1.4. 通道对齐 4.2.1.5. ILAS数据 4.2.1.6. 初始通道同步
4.3. 操作 x
4.3.1. 操作模式 4.3.2. 扰码器/解码器 4.3.3. SYNC_N信号 4.3.4. 链路重新初始化 4.3.5. 链路启动顺序 4.3.6. 通过SYNC_N信号的错误报告
4.3.1. 操作模式 x
4.3.1.1. Subclass 0操作模式 4.3.1.2. Subclass 1操作模式 4.3.1.3. Subclass 2操作模式
4.4. 时钟方案 x
4.4.1. 器件时钟 4.4.2. 链路时钟 4.4.3. 本地多帧时钟(Local MultiFrame Clock) 4.4.4. 时钟相关性 4.4.5. 收发器校准时钟源
4.5. 复位方案 x
4.5.1. 复位顺序 4.5.2. ADC–FPGA子系统复位序列 4.5.3. FPGA–DAC子系统复位序列
4.6. 信号 x
4.6.1. 发送器信号 4.6.2. 接收器信号
4.7. 寄存器 x
4.7.1. 寄存器访问类型约定 4.7.2. 发送器寄存器 4.7.3. 接收器寄存器(Receiver Registers)
5. JESD204B IP确定性延迟实现指南 x
5.1. 约束输入SYSREF信号 5.2. 可编程RBD偏移 5.3. 可编程的LMFC偏移 5.4. 链路重新初始化期间保持确定性延迟
6. JESD204B IP调试指南 x
6.1. 时钟方案 6.2. JESD204B参数 6.3. SPI编程 6.4. 转换器和FPGA操作条件 6.5. 信号极性和FPGA管脚分配 6.6. 创建Signal Tap调试文件以匹配设计层次结构 6.7. 使用System Console调试JESD204B链路
6.6. 创建Signal Tap调试文件以匹配设计层次结构 x
6.6.1. 删除无关信号并添加E-Tile PHY信号
1. JESD204B IP快速参考
2. 关于JESD204B Intel® FPGA IP
3. 入门
4. JESD204B IP功能描述
5. JESD204B IP确定性延迟实现指南
6. JESD204B IP调试指南
7. JESD204B Intel® FPGA IP 用户指南存档
8. JESD204B Intel® FPGA IP用户指南的文档修订历史

6.6. 创建Signal Tap调试文件以匹配设计层次结构

Signal Tap和系统控制台是调试JESD204B链路相关问题的非常有用的工具。Signal Tap提供信号的动态视图。

对于 Intel® Arria® 10、 Intel® Cyclone® 10 GX和 Intel® Stratix® 10器件， Intel® Quartus® Prime软件生成两个文件，build_stp.tcl 和 <ip_core_name>.xml。您可以使用这些文件生成一个Signal Tap文件，其中包含与设计层次相匹配的探测点。

Intel® Quartus® Prime软件将这些文件存储在<debug stp directory>中。<debug stp directory>是根据JESD204B wrapper和数据路径进行定义的。

文件目录
JESD204B Wrapper 数据路径 Debug stp directory
Both Base and PHY Transmitter/Duplex <ip_variant_name>/altera_jesd204_tx_mlpcs_<Quartus_version>/synth/debug/stp
Receiver <ip_variant_name>/altera_jesd204_rx_mlpcs_<Quartus_version>/synth/debug/stp
Base only Transmitter <ip_variant_name>/altera_jesd204_tx_<Quartus_version>/synth/debug/stp
Receiver <ip_variant_name>/altera_jesd204_rx_<Quartus_version>/synth/debug/stp
通过在 Intel® Quartus® Prime软件中运行Analysis and Synthesis来综合您的设计。
  1. 运行Analysis and Synthesis。
  2. 然后点击View > Utility Windows > Tcl Console，打开Tcl console。
  3. 跳到<debug stp directory>，如中所示。
  4. 在Tcl console中输入以下命令: 
    source build_stp.tcl
  5. 输入以下命令来生成STP文件： 
    main -stp_file <stp file name>.stp -xml_file 
<xml_file name>.xml -mode build
    <stp file name>.stp文件在<debug stp directory>中生成。
  6. 软件生成脚本可能没有在 <stp file name>.stp文件中分配Signal Tap采集时钟(acquisition clock)。因此， Intel® Quartus® Prime软件会为每个实例自动创建一个时钟管脚(auto_stp_external_clock)。要为生成的STP文件分配一个采集时钟， Intel® 建议您进行以下分配：
    JESD204B Duplex & Simplex (Both Base & PHY) or (PHY only) IP core:-
    • 对于rx_link实例，分配rxlink_clk信号。
    • 对于tx_link实例，分配txlink_clk信号。
    • 对于所有支持的器件，除了 Intel® Stratix® 10 E-tile器件：

      对于rx_phy和tx_phy实例，分配收发器复位控制器的输入时钟。

    • 对于 Intel® Stratix® 10 E-tile器件：
      对于rx_phy和tx_phy实例，分配rxphy_clk[0]和txphy_clk[0]作为采集时钟。然后，在SDC脚本中添加以下set_false_path约束。 
      set_false_path -from 
      <instance_name>|inst_phy|inst_xcvr|*counter_*x_ready|r_reset -to 
      auto_fab*sld_signaltap_inst*
    注： PHY信号对于 Intel® Stratix® 10 E-tile器件是不同的。删除不相关的信号并添加 Intel® Stratix® 10 E-tile器件PHY信号到Signal Tap Logic Analyzer中。请参考删除无关信号并添加E-Tile PHY信号。
    JESD204B Simplex (Base only) IP core:-
    • 对于rx_link实例，分配rxlink_clk信号。
    • 对于tx_link实例，分配txlink_clk信号。
    注： GUI参数编辑器使您能够对每个IP core名称选择相应的实例(如果设计中包含多个JESD204B实例)。对于simplex core，您需要选择RX实例，然后选择TX实例来生成正确的STP文件。
  7. 点击Save保存修改后的STP。弹出对话框，显示消息"Do you want to enable Signal Tap File "<stp file name>" for the current project?"。点击Yes。然后，编译您的设计。
  8. 要编程FPGA，点击Tools > Programmer。
  9. 再次打开生成的STP文件(如果在步骤6之后关闭)。
  10. 要观察IP core的状态，请在Signal Tap Logic Analyzer中点击Run Analysis。
    您会看到信号或者Signal Tap实例，显示为红色表示在您的设计中不可用。大多数情况下，可忽略这些信号和实例，因为软件生成更宽的总线和设计中不包含的某些实例。
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