2020.09.10 |
20.2 |
19.2.0 |
- 增添了一个新的章节收发器校准时钟源,提供了关于OSC_CLK管脚的信息,此管脚提供 Intel® Stratix® 10 L-tile和H-tile器件的收发器校准时钟源。
- 更正了接收器csr_lane_alignment_err_link_reinit[13]和csr_lane_alignment_err_link_reinit[12]寄存器的复位值。复位值应该为0x1,而不是0x0。
- 增添了一个新章节删除不相关的信号并添加E-Tile PHY信号,本章节提供了删除 Intel® Stratix® 10 E-tile设计中不相关的PHY信号的步骤。
- 在创建调试文件以匹配设计层次结构部分中添加了删除不相关的信号并添加E-Tile PHY信号的一个链接。
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2020.06.30 |
19.4 |
19.2.0 |
- 在性能和资源使用部分添加了 Intel® Agilex™ E-tile器件的PMA速度等级2支持的数据速率和 Intel® Stratix® 10 E-tile器件的PMA速度等级3支持的数据速率。
- 更正了接收器lane_ctrl_1寄存器的偏移地址。偏移地址应为0x8,而不是0xC。
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2020.03.03 |
19.4 |
19.2.0 |
在 JESD204B Intel® FPGA IP Parameters部分中编辑了Enable Bit reversal and Byte reversal参数描述。 |
2019.12.16 |
19.4 |
19.2.0 |
- 在 JESD204B IP Quick Reference,About the JESD204B Intel® FPGA IP 和Performance and Resource Utilization部分中将受支持的最大数据速率更新成19.2 Gbps ( Intel® Agilex™ 器件)。
- 在 JESD204B Intel® FPGA IP Parameters部分中,将Data Rate参数的最大数据速率值选项更新到19.2 Gbps ( Intel® Agilex™ 器件),并编辑了Enable Bit reversal and Byte reversal参数描述。
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2019.10.07 |
19.3 |
19.2.0 |
- 增添了对 Intel® Agilex™ 器件的超前支持。
- 在 JESD204B IP Quick Reference和About the JESD204B Intel® FPGA IP 部分中将受支持的最大数据速率更新成17.4 Gbps ( Intel® Agilex™ 器件)。
- 使用 Intel® Agilex™ 器件信息更新了Performance and Resource Utilization部分中的 JESD204B Intel® FPGA IP Performance表。
- 在 JESD204B Intel® FPGA IP Parameters部分将最大数据速率值选项更新成17.4 Gbps ( Intel® Agilex™ 器件)。
- 添加了一个 JESD204B Intel® Agilex™ FPGA IP Design Example User Guide的参考链接。
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2019.05.27 |
19.1 |
19.1 |
更正了Transmitter Registers和Receiver Registers部分中的错别字;将LEMC更正为LMFC。 |
2019.04.01 |
19.1 |
19.1 |
- 增添了对 Intel® Stratix® 10 E-tile器件的支持。
- 在性能和资源使用部分中修改了19.1版本的资源使用数据。
- 在性能和资源使用部分中,使用 Intel® Stratix® 10 E-tile器件更新了 JESD204B Intel® FPGA IP Performance表。
- 更新了Channel Bonding部分,包含了关于 Intel® Stratix® 10 E-tile器件的信息。对于 Intel® Stratix® 10 E-tile器件,必须使用连续通道才能使能与NRZ PMA收发器通道的通道绑定。
- 增添了Transceiver Tile选项,当使用支持H-tile和E-tile的 Intel® Stratix® 10目标器件时可使用此选项。
- 根据 Intel® Quartus® Prime Pro Edition软件中的Intel重命名,将Enable Altera Debug Master Endpoint参数重命名为Enable Native PHY Debug Master Endpoint。 Intel® Quartus® Prime Standard Edition软件仍然使用Enable Altera Debug Master Endpoint。
- 添加了一个注释:关于PMA Adaptation参数的详细信息,请参考Intel Stratix 10 E-tile Transceiver PHY User Guide中的PMA Adaptation部分。
- 编辑了Transmitter Signals和Receiver Signals部分,添加了一个注释:某些信号不适用于 Intel® Stratix® 10 E-tile器件,或者仅适用于 Intel® Stratix® 10 L-tile和H-tile器件。
- 在Transmitter Signals和Receiver Signals部分添加了仅适用于 Intel® Stratix® 10 E-tile器件的以下信号:
- phy_tx_ready
- phy_rx_ready
- phy_tx_pma_ready
- phy_rx_pma_ready
- phy_tx_rst_n
- phy_rx_rst_n
- tx_serial_data_n
- rx_serial_data_n
- 在Pin Assignments部分中添加了一个注释:使用E-Tile Channel Placement Tool获得一个 Intel® Stratix® 10 E-tile器件的有效pinout。
- 在Adding External Transceiver PLLs部分中添加一个注释: Intel® Stratix® 10 E-tile器件设计不需要外部PLL。
- 在Simulating the IP Core Testbench部分添加了一个注释: Intel® Stratix® 10 E-tile器件不支持 Riviera-PRO* 仿真器。
- 在Testbench Simulation Flow部分中添加了关于 Intel® Stratix® 10 E-tile器件的信息。
- 编辑了Creating a Debug File to Match Your Design Hierarchy部分,添加了关于 Intel® Stratix® 10 E-tile器件的信息。
- 编辑了Debugging JESD204B Link Using System Console部分,添加了关于 Intel® Stratix® 10 E-tile器件的信息。
- 在Registers章节中增添了Transmitter Registers和Receiver Registers部分。本文档现在涵盖了寄存器信息。
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2018.12.10 |
18.1 |
18.1 |
- 更新了Device Family Support部分,指示JESD204B Intel® FPGA IP core仅支持 Intel® Stratix® 10 (L-tile and H-tile)器件。
- 修改了 Intel® Stratix® 10器件的速度等级2和3的数据速率信息。
- 修改了18.1版本的资源使用数据和速度等级信息。
- 增添了 Intel® Stratix® 10器件的资源使用数据和速度等级信息(当每帧的八位字节数量(F)为3时)。
- 在 JESD204B IP Core Parameter部分中更新了Octets per frame (F)参数选项来支持F=3。F=3仅用于 Intel® Stratix® 10器件。
- 在Transmitter Signals部分将以下信号分类为调试和测试信号:
- csr_tx_testmode[3:0]
- csr_tx_testpattern_a[]
- csr_tx_testpattern_b[]
- csr_tx_testpattern_c[]
- csr_tx_testpattern_d[]
- 在Receiver Signals部分将csr_rx_testmode[3:0]信号分类为调试和测试信号。
- 在Receiver Signals部分中添加了一个注释:测试码型检查器是设计实例中的一个组件,而不是JESD204B IP core的一部分。
- 在Transmitter Signals部分中添加了一个注释:测试码型检查器是设计实例中的一个组件,而不是JESD204B IP core的一部分。
- 在Creating a Signal Tap Debug File to Match Your Design部分中编辑了运行分析和综合的步骤。
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2018.05.07 |
18.0 |
18.0 |
- 根据Intel重命名将JESD204B IP core重命名为JESD204B Intel® FPGA IP。
- 增添了对 Intel® Cyclone® 10 GX器件的支持。
- 增添了Cadence Xcelium* Parallel仿真器的仿真设置和运行脚本。
- 添加了 JESD204B Intel® FPGA IP Design Example for Intel® Cyclone® 10 GX Devices User Guide的链接。
- 编辑了Brief Information About the JESD204B IP Core表中的错别字。将Platform Designer (Standard)更改成Platform Designer。
- 修改了18.0版本的资源使用数据和速度等级信息。
- 使用 Intel® Cyclone® 10 GX信息更新了JESD204B IP Core Parameters和Signals部分。
- 编辑了Creating a Signal Tap Debug File to Match Your Design Hierarchy部分中的步骤。
- 在Testbench Simulation Flow部分中添加了一个注释:对于 Intel® Stratix® 10器件,TX/RX模拟和数字复位的复位置低交错(staggering)会发生在TX/RX ready的置低之前。
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