JESD204B Intel® FPGA IP用户指南

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ID 683442
日期 9/10/2020
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文档目录 x
1. JESD204B IP快速参考 2. 关于JESD204B Intel® FPGA IP 3. 入门 4. JESD204B IP功能描述 5. JESD204B IP确定性延迟实现指南 6. JESD204B IP调试指南 7. JESD204B Intel® FPGA IP 用户指南存档 8. JESD204B Intel® FPGA IP用户指南的文档修订历史
2. 关于JESD204B Intel® FPGA IP x
2.1. 发布信息 2.2. 器件系列支持 2.3. 数据通路模式 2.4. IP种类 2.5. JESD204B IP配置 2.6. 通道绑定 2.7. 性能和资源利用
2.5. JESD204B IP配置 x
2.5.1. 运行时配置
3. 入门 x
3.1. Intel® FPGA IP核介绍 3.2. Intel® FPGA IP核安装和许可 3.3. Intel® FPGA IP Evaluation Mode 3.4. 升级IP核 3.5. IP Catalog和参数编辑器 3.6. 设计演练(Design Walkthrough) 3.7. JESD204B设计实例 3.8. JESD204B IP设计考量 3.9. JESD204B Intel® FPGA IP参数 3.10. JESD204B IP组件文件 3.11. JESD204B IP测试台
3.6. 设计演练(Design Walkthrough) x
3.6.1. 创建一个新的 Intel® Quartus® Prime工程 3.6.2. 参数化并生成 IP 3.6.3. 编译JESD204B IP Core设计 3.6.4. 编程FPGA器件
3.8. JESD204B IP设计考量 x
3.8.1. 在Platform Designer中集成JESD204B IP 3.8.2. 管脚分配(Pin Assignments) 3.8.3. 添加外部收发器PLL 3.8.4. 输入时钟的时序约束
3.11. JESD204B IP测试台 x
3.11.1. 生成和仿真IP测试台 3.11.2. 测试台仿真流程
3.11.1. 生成和仿真IP测试台 x
3.11.1.1. 生成测试台仿真模型 3.11.1.2. 仿真IP测试台
4. JESD204B IP功能描述 x
4.1. 发送器 4.2. 接收器 4.3. 操作 4.4. 时钟方案 4.5. 复位方案 4.6. 信号 4.7. 寄存器
4.1. 发送器 x
4.1.1. TX数据链路层 4.1.2. TX PHY层
4.1.1. TX数据链路层 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. 用户数据相位
4.2. 接收器 x
4.2.1. RX数据链路层 4.2.2. RX PHY层
4.2.1. RX数据链路层 x
4.2.1.1. RX CGS 4.2.1.2. 帧同步 4.2.1.3. 帧对齐 4.2.1.4. 通道对齐 4.2.1.5. ILAS数据 4.2.1.6. 初始通道同步
4.3. 操作 x
4.3.1. 操作模式 4.3.2. 扰码器/解码器 4.3.3. SYNC_N信号 4.3.4. 链路重新初始化 4.3.5. 链路启动顺序 4.3.6. 通过SYNC_N信号的错误报告
4.3.1. 操作模式 x
4.3.1.1. Subclass 0操作模式 4.3.1.2. Subclass 1操作模式 4.3.1.3. Subclass 2操作模式
4.4. 时钟方案 x
4.4.1. 器件时钟 4.4.2. 链路时钟 4.4.3. 本地多帧时钟(Local MultiFrame Clock) 4.4.4. 时钟相关性 4.4.5. 收发器校准时钟源
4.5. 复位方案 x
4.5.1. 复位顺序 4.5.2. ADC–FPGA子系统复位序列 4.5.3. FPGA–DAC子系统复位序列
4.6. 信号 x
4.6.1. 发送器信号 4.6.2. 接收器信号
4.7. 寄存器 x
4.7.1. 寄存器访问类型约定 4.7.2. 发送器寄存器 4.7.3. 接收器寄存器(Receiver Registers)
5. JESD204B IP确定性延迟实现指南 x
5.1. 约束输入SYSREF信号 5.2. 可编程RBD偏移 5.3. 可编程的LMFC偏移 5.4. 链路重新初始化期间保持确定性延迟
6. JESD204B IP调试指南 x
6.1. 时钟方案 6.2. JESD204B参数 6.3. SPI编程 6.4. 转换器和FPGA操作条件 6.5. 信号极性和FPGA管脚分配 6.6. 创建Signal Tap调试文件以匹配设计层次结构 6.7. 使用System Console调试JESD204B链路
6.6. 创建Signal Tap调试文件以匹配设计层次结构 x
6.6.1. 删除无关信号并添加E-Tile PHY信号
1. JESD204B IP快速参考
2. 关于JESD204B Intel® FPGA IP
3. 入门
4. JESD204B IP功能描述
5. JESD204B IP确定性延迟实现指南
6. JESD204B IP调试指南
7. JESD204B Intel® FPGA IP 用户指南存档
8. JESD204B Intel® FPGA IP用户指南的文档修订历史

8. JESD204B Intel® FPGA IP用户指南的文档修订历史

文档版本 Intel® Quartus® Prime版本 IP版本 修订内容
2020.09.10 20.2 19.2.0
  • 增添了一个新的章节收发器校准时钟源，提供了关于OSC_CLK管脚的信息，此管脚提供 Intel® Stratix® 10 L-tile和H-tile器件的收发器校准时钟源。
  • 更正了接收器csr_lane_alignment_err_link_reinit[13]和csr_lane_alignment_err_link_reinit[12]寄存器的复位值。复位值应该为0x1，而不是0x0。
  • 增添了一个新章节删除不相关的信号并添加E-Tile PHY信号，本章节提供了删除 Intel® Stratix® 10 E-tile设计中不相关的PHY信号的步骤。
  • 在创建调试文件以匹配设计层次结构部分中添加了删除不相关的信号并添加E-Tile PHY信号的一个链接。
2020.06.30 19.4 19.2.0
  • 在性能和资源使用部分添加了 Intel® Agilex™ E-tile器件的PMA速度等级2支持的数据速率和 Intel® Stratix® 10 E-tile器件的PMA速度等级3支持的数据速率。
  • 更正了接收器lane_ctrl_1寄存器的偏移地址。偏移地址应为0x8，而不是0xC。
2020.03.03 19.4 19.2.0 在 JESD204B Intel® FPGA IP Parameters部分中编辑了Enable Bit reversal and Byte reversal参数描述。
2019.12.16 19.4 19.2.0
  • 在 JESD204B IP Quick Reference，About the JESD204B Intel® FPGA IP 和Performance and Resource Utilization部分中将受支持的最大数据速率更新成19.2 Gbps ( Intel® Agilex™ 器件)。
  • 在 JESD204B Intel® FPGA IP Parameters部分中，将Data Rate参数的最大数据速率值选项更新到19.2 Gbps ( Intel® Agilex™ 器件)，并编辑了Enable Bit reversal and Byte reversal参数描述。
2019.10.07 19.3 19.2.0
  • 增添了对 Intel® Agilex™ 器件的超前支持。
  • 在 JESD204B IP Quick Reference和About the JESD204B Intel® FPGA IP 部分中将受支持的最大数据速率更新成17.4 Gbps ( Intel® Agilex™ 器件)。
  • 使用 Intel® Agilex™ 器件信息更新了Performance and Resource Utilization部分中的 JESD204B Intel® FPGA IP Performance表。
  • 在 JESD204B Intel® FPGA IP Parameters部分将最大数据速率值选项更新成17.4 Gbps ( Intel® Agilex™ 器件)。
  • 添加了一个 JESD204B Intel® Agilex™ FPGA IP Design Example User Guide的参考链接。
2019.05.27 19.1 19.1 更正了Transmitter Registers和Receiver Registers部分中的错别字；将LEMC更正为LMFC。
2019.04.01 19.1 19.1
  • 增添了对 Intel® Stratix® 10 E-tile器件的支持。
  • 在性能和资源使用部分中修改了19.1版本的资源使用数据。
  • 在性能和资源使用部分中，使用 Intel® Stratix® 10 E-tile器件更新了 JESD204B Intel® FPGA IP Performance表。
  • 更新了Channel Bonding部分，包含了关于 Intel® Stratix® 10 E-tile器件的信息。对于 Intel® Stratix® 10 E-tile器件，必须使用连续通道才能使能与NRZ PMA收发器通道的通道绑定。
  • 增添了Transceiver Tile选项，当使用支持H-tile和E-tile的 Intel® Stratix® 10目标器件时可使用此选项。
  • 根据 Intel® Quartus® Prime Pro Edition软件中的Intel重命名，将Enable Altera Debug Master Endpoint参数重命名为Enable Native PHY Debug Master Endpoint。 Intel® Quartus® Prime Standard Edition软件仍然使用Enable Altera Debug Master Endpoint。
  • 添加了一个注释：关于PMA Adaptation参数的详细信息，请参考Intel Stratix 10 E-tile Transceiver PHY User Guide中的PMA Adaptation部分。
  • 编辑了Transmitter Signals和Receiver Signals部分，添加了一个注释：某些信号不适用于 Intel® Stratix® 10 E-tile器件，或者仅适用于 Intel® Stratix® 10 L-tile和H-tile器件。
  • 在Transmitter Signals和Receiver Signals部分添加了仅适用于 Intel® Stratix® 10 E-tile器件的以下信号：
    • phy_tx_ready
    • phy_rx_ready
    • phy_tx_pma_ready
    • phy_rx_pma_ready
    • phy_tx_rst_n
    • phy_rx_rst_n
    • tx_serial_data_n
    • rx_serial_data_n
  • 在Pin Assignments部分中添加了一个注释：使用E-Tile Channel Placement Tool获得一个 Intel® Stratix® 10 E-tile器件的有效pinout。
  • 在Adding External Transceiver PLLs部分中添加一个注释： Intel® Stratix® 10 E-tile器件设计不需要外部PLL。
  • 在Simulating the IP Core Testbench部分添加了一个注释： Intel® Stratix® 10 E-tile器件不支持 Riviera-PRO* 仿真器。
  • 在Testbench Simulation Flow部分中添加了关于 Intel® Stratix® 10 E-tile器件的信息。
  • 编辑了Creating a Debug File to Match Your Design Hierarchy部分，添加了关于 Intel® Stratix® 10 E-tile器件的信息。
  • 编辑了Debugging JESD204B Link Using System Console部分，添加了关于 Intel® Stratix® 10 E-tile器件的信息。
  • 在Registers章节中增添了Transmitter Registers和Receiver Registers部分。本文档现在涵盖了寄存器信息。
2018.12.10 18.1 18.1
  • 更新了Device Family Support部分，指示JESD204B Intel® FPGA IP core仅支持 Intel® Stratix® 10 (L-tile and H-tile)器件。
  • 修改了 Intel® Stratix® 10器件的速度等级2和3的数据速率信息。
  • 修改了18.1版本的资源使用数据和速度等级信息。
  • 增添了 Intel® Stratix® 10器件的资源使用数据和速度等级信息(当每帧的八位字节数量(F)为3时)。
  • 在 JESD204B IP Core Parameter部分中更新了Octets per frame (F)参数选项来支持F=3。F=3仅用于 Intel® Stratix® 10器件。
  • 在Transmitter Signals部分将以下信号分类为调试和测试信号：
    • csr_tx_testmode[3:0]
    • csr_tx_testpattern_a[]
    • csr_tx_testpattern_b[]
    • csr_tx_testpattern_c[]
    • csr_tx_testpattern_d[]
  • 在Receiver Signals部分将csr_rx_testmode[3:0]信号分类为调试和测试信号。
  • 在Receiver Signals部分中添加了一个注释：测试码型检查器是设计实例中的一个组件，而不是JESD204B IP core的一部分。
  • 在Transmitter Signals部分中添加了一个注释：测试码型检查器是设计实例中的一个组件，而不是JESD204B IP core的一部分。
  • 在Creating a Signal Tap Debug File to Match Your Design部分中编辑了运行分析和综合的步骤。
2018.05.07 18.0 18.0
  • 根据Intel重命名将JESD204B IP core重命名为JESD204B Intel® FPGA IP。
  • 增添了对 Intel® Cyclone® 10 GX器件的支持。
  • 增添了Cadence Xcelium* Parallel仿真器的仿真设置和运行脚本。
  • 添加了 JESD204B Intel® FPGA IP Design Example for Intel® Cyclone® 10 GX Devices User Guide的链接。
  • 编辑了Brief Information About the JESD204B IP Core表中的错别字。将Platform Designer (Standard)更改成Platform Designer。
  • 修改了18.0版本的资源使用数据和速度等级信息。
  • 使用 Intel® Cyclone® 10 GX信息更新了JESD204B IP Core Parameters和Signals部分。
  • 编辑了Creating a Signal Tap Debug File to Match Your Design Hierarchy部分中的步骤。
  • 在Testbench Simulation Flow部分中添加了一个注释：对于 Intel® Stratix® 10器件，TX/RX模拟和数字复位的复位置低交错(staggering)会发生在TX/RX ready的置低之前。
日期 版本 修正内容
2017年11月 2017.11.06
  • 更新了alldev_lane_aligned信号描述。
  • 更新了 Intel® Stratix® 10和 Intel® Arria® 10器件的绑定通道要求。
  • 将Qsys的实例更新成Platform Designer。
  • 更新了使用Aldec Riviera-PRO仿真器对测试台设计进行仿真的步骤。
  • 删除了注释：JESD204B IP core测试台不支持动态重配置。
  • 在Preset Configurations for JESD204B IP Core Testbench表中添加了Base only或者Simplex TX配置。
  • 在JESD204B IP Core Parameters表中添加了Provide Separate Reconfiguration Interface for Each Channel参数。
  • 在JESD204B IP Core FPGA Performance表中更新了所有器件的Link Clock FMAX (MHz)。
  • 在JESD204B IP Core FPGA Performance表中添加了 Intel® Arria® 10变体的受支持数据速率注释。
  • 更新了Creating a Signal Tap Debug File to Match Your Design Hierarchy中的rx_phy和tx_phy约束。
  • 更新了 Intel® Stratix® 10器件的数据速率支持：
    • 对于速度等级1，高达16.0 Gbps。
    • 对于速度等级2，高达13.5 Gbps。
    • 对于速度等级3，高达12.5 Gbps。
  • 在Subclass 2 Operating Mode子部分更新并添加了实例时序图。
  • 更新了发送器和接收器信号的收发器接口信号。
2017年5月 2017.05.08
  • 更新了JESD204B IP Core Parameters中的PLL/CDR Reference Clock Frequency的描述。
  • 添加了发送器信号的somf[]。
  • 更新了Run-Time Configuration，包含了 Intel® Stratix® 10器件的JESD204B IP core参数化的声明。
  • 在Registers中添加了注释，表明对 Intel® Stratix® 10器件中的寄存器禁用了运行时访问。
  • 在Preset Configurations for JESD204B IP Core Testbench表中更新了数据通路预置值到 simplex TX和simplex RX。
  • 阐明了Stratix 10器件系列支持。
  • 添加了Transmitter和Receiver信号图。
  • 在JESD204B IP Core Parameters表中添加了Share Reconfiguration Interface参数。
  • 在JESD204B IP Core Parameters中添加了Share Reconfiguration Interface的注释和描述。
  • 添加了Stratix 10 device Datasheet，Stratix 10 L-Tile Transceiver PHY User Guide和Stratix 10 H-Tile Transceiver PHY User Guide的链接。
  • 添加了tx_analogreset_stat，rx_analogreset_stat，tx_digitalreset_stat和rx_digitalreset_stat信号和描述。
  • 更新了ADC-FPGA Subsystem Reset Scheme和FPGA-DAC Subsystem Reset Scheme。
2016年10月 2016.10.31
  • 更新了Clock Correlation中的Example 2。
  • 更新了FPGA–DAC Subsystem Reset Sequence中的步骤。
  • 更新了JESD204B Subsystem with Shared Transceiver Reference Clock and Core Clock和JESD204B Subsystem with Separate Transceiver Reference Clock and Core Clock的图和标题。
  • 更新了Subclass 1 Deterministic Latency and Support for Programmable Release Opportunity图。
  • 更新了Channel Bonding描述。
2016年5月 2016.05.02
  • 更新了IP Core发布信息。
  • 更新了数据速率支持—对高达15 Gbps的数据速率的无特征支持。
  • 更新了JESD204B IP Core FPGA Performance表中的 Intel® Arria® 10和Arria V GT/ST的数据速率。
  • 更新了JESD204B IP Core FPGA Resource Utilization表。
  • 更新了PLL/CDR Reference Clock Frequency参数描述。
  • 更新了表3-8: Preset Configurations for JESD204B IP Core Testbench中的PLL/CDR Reference Clock Frequency，Link Clock和AVS Clock的预置值。
  • 更新了Figure 4-8以显示共享时钟，并将标题重命名为"JESD204B Subsystem with Shared Transceiver Reference Clock and Core Clock"。
  • 增添了一个新图来说明单独的时钟—Figure 4-9: JESD204B Subsystem with Separate Transceiver Reference Clock and Core Clock。
  • 增加了新章节：
  • 更新了TX path CONTROL_BUS_ WIDTH参数描述。
  • 将jesd204_tx_data_ready信号的时钟域修改成txframe_clk。
  • 更新了寄存器映射中以下寄存器的描述：
    • rx_regmap:
      • csr_frame_data_ready_err
      • csr_pcfifo_full_err
      • csr_pcfifo_empty_err
    • tx_regmap:
      • csr_pcfifo_full_err
      • csr_pcfifo_empty_err
  • 在JESD204B Intel FPGA IP 用户指南存档中添加了存档文档的链接。
2015年11月 2015.11.02
  • 添加了 Intel® Arria® 10的高达13.5 Gbps的数据速率支持和Arria V GT/ST器件的高达7.5 Gbps的数据速率支持。
  • 更新了IP内核和FPGA性能和资源利用值。
  • 添加了一个新表格来定义通道绑定中bonded模式的时钟网络部分。
  • 对PCS Option参数添加了新部分 — Enabled PMA Direct。
  • 更新了JESD204B IP测试台中链路时钟的预置值。
  • 更新了TX/RX PHY时钟的公式和说明。
  • 更新了器件时钟部分，建议用户提供与链路时钟相同频率的器件时钟。
  • 更新了txlink_clk、txphy_clk[]和rxphy_clk[]信号的说明。
  • 将RX相位补偿FIFO空错误使能(csr_pcfifo_empty_err_en) CSR的默认值更改成0。要了解详细信息，请参考RX寄存器映射。
  • 添加了一个新章节—Design Example with Nios II Processor Control Unit。
  • 添加了一个新主题 – 链路重新初始化期间保持确定性延迟。
  • 将Quartus II更改成Quartus Prime。
2015年5月 2015.05.04
  • 添加了对Cyclone V FPGA器件系列的支持。
  • 更新了JESD204B IP内核配置值：
    • M值：从1-32更新至1-256
    • N'值：从4-32更新至1-32
  • 更新了JESD204B IP内核FPGA性能表。
  • 更新了JESD204B IP内核FPGA资源利用表。
  • 添加了新参数到JESD204B IP内核参数表：
    • Enable Capability Registers
    • Set user-defined IP identifier
    • Enable Control and Status Registers
    • Enable Prbs Soft Accumulators
    • Enable manual F configuration
  • 添加了新主题：
  • 修改了"仿真IP内核测试台"中的注释以表明Aldec Riviera不支持VHDL (仅限于 Intel® Arria® 10器件)。
  • 更新了Control Unit Process Flow图。
2014年12月 2014.12.15
  • 使用数据速率范围更新了JESD204B IP Core FPGA Performance表。
  • 更新了JESD204B IP Core FPGA Resource Utilization表。
  • 更新了JESD204B IP内核参数表，作出如下更改：
    • 将参数名称Enable PLL/CDR Dynamic Reconfiguration修改成Enable Transceiver Dynamic Reconfiguration。
    • 对新参考—Enable Altera Debug Master Endpoint添加了信息。
    • 对参数N'值添加了有关规则检查的详细信息。
  • 添加了一个新主题 — 在Platform Designer中集成JESD204B IP。
  • 更新了Overview of the JESD204B IP Core Block Diagram，Transmitter Data Path Block Diagram和Receiver Data Path Block Diagram。
  • 添加了一个新表格 — 寄存器访问类型惯例 — 来介绍IP内核寄存器的访问类型。
  • 对jesd204_tx_controlout和jesd204_rx_controlout添加了新的信息说明。
  • 对装配模块和拆卸模块添加了CONTROL_BUS_WIDTH参数和说明。
  • 添加了有关如何使用Quartus II软件在编译设计实例之前运行Tcl脚本的信息。
  • 更新了使用System Console调试JESD204B链路部分，TX PHY-链路层接口、TX链路层和TX传输层操作的验证信息。
2014年6月 2014.06.30
  • 更新了图2-1来显示典型的系统应用程序。
  • 更新了内核主功能列表。
  • 更新了性能和资源利用值。
  • 更新了入门章节来反映新IP目录和参数编辑器。
  • 增添了以下部分，进一步介绍了JESD204B IP内核的功能：
    • Channel Bonding
    • Datapath Modes
    • IP Core Variation
    • JESD204B IP Core Testbench
    • JESD204B IP Core Design Considerations
    • TX Data Link Layer
    • TX PHY Layer
    • RX Data Link Layer
    • RX PHY Layer
    • Operation
    • Dynamic Reconfiguration
    • JESD204B IP Core Debug Guidelines
  • 更新了时钟方案部分。
  • 添加了 Intel® Arria® 10器件中受到支持的新收发器信号。
  • 更新了传输层部分。
  • 在System Parameters中添加了运行时重配置的参数值
  • 更新了文件目录名称。
2013年11月 2013.11.04 首次发布。
二级标题