JESD204B Intel® FPGA IP用户指南

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ID 683442
日期 9/10/2020
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文档目录
文档目录 x
1. JESD204B IP快速参考 2. 关于JESD204B Intel® FPGA IP 3. 入门 4. JESD204B IP功能描述 5. JESD204B IP确定性延迟实现指南 6. JESD204B IP调试指南 7. JESD204B Intel® FPGA IP 用户指南存档 8. JESD204B Intel® FPGA IP用户指南的文档修订历史
2. 关于JESD204B Intel® FPGA IP x
2.1. 发布信息 2.2. 器件系列支持 2.3. 数据通路模式 2.4. IP种类 2.5. JESD204B IP配置 2.6. 通道绑定 2.7. 性能和资源利用
2.5. JESD204B IP配置 x
2.5.1. 运行时配置
3. 入门 x
3.1. Intel® FPGA IP核介绍 3.2. Intel® FPGA IP核安装和许可 3.3. Intel® FPGA IP Evaluation Mode 3.4. 升级IP核 3.5. IP Catalog和参数编辑器 3.6. 设计演练(Design Walkthrough) 3.7. JESD204B设计实例 3.8. JESD204B IP设计考量 3.9. JESD204B Intel® FPGA IP参数 3.10. JESD204B IP组件文件 3.11. JESD204B IP测试台
3.6. 设计演练(Design Walkthrough) x
3.6.1. 创建一个新的 Intel® Quartus® Prime工程 3.6.2. 参数化并生成 IP 3.6.3. 编译JESD204B IP Core设计 3.6.4. 编程FPGA器件
3.8. JESD204B IP设计考量 x
3.8.1. 在Platform Designer中集成JESD204B IP 3.8.2. 管脚分配(Pin Assignments) 3.8.3. 添加外部收发器PLL 3.8.4. 输入时钟的时序约束
3.11. JESD204B IP测试台 x
3.11.1. 生成和仿真IP测试台 3.11.2. 测试台仿真流程
3.11.1. 生成和仿真IP测试台 x
3.11.1.1. 生成测试台仿真模型 3.11.1.2. 仿真IP测试台
4. JESD204B IP功能描述 x
4.1. 发送器 4.2. 接收器 4.3. 操作 4.4. 时钟方案 4.5. 复位方案 4.6. 信号 4.7. 寄存器
4.1. 发送器 x
4.1.1. TX数据链路层 4.1.2. TX PHY层
4.1.1. TX数据链路层 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. 用户数据相位
4.2. 接收器 x
4.2.1. RX数据链路层 4.2.2. RX PHY层
4.2.1. RX数据链路层 x
4.2.1.1. RX CGS 4.2.1.2. 帧同步 4.2.1.3. 帧对齐 4.2.1.4. 通道对齐 4.2.1.5. ILAS数据 4.2.1.6. 初始通道同步
4.3. 操作 x
4.3.1. 操作模式 4.3.2. 扰码器/解码器 4.3.3. SYNC_N信号 4.3.4. 链路重新初始化 4.3.5. 链路启动顺序 4.3.6. 通过SYNC_N信号的错误报告
4.3.1. 操作模式 x
4.3.1.1. Subclass 0操作模式 4.3.1.2. Subclass 1操作模式 4.3.1.3. Subclass 2操作模式
4.4. 时钟方案 x
4.4.1. 器件时钟 4.4.2. 链路时钟 4.4.3. 本地多帧时钟(Local MultiFrame Clock) 4.4.4. 时钟相关性 4.4.5. 收发器校准时钟源
4.5. 复位方案 x
4.5.1. 复位顺序 4.5.2. ADC–FPGA子系统复位序列 4.5.3. FPGA–DAC子系统复位序列
4.6. 信号 x
4.6.1. 发送器信号 4.6.2. 接收器信号
4.7. 寄存器 x
4.7.1. 寄存器访问类型约定 4.7.2. 发送器寄存器 4.7.3. 接收器寄存器(Receiver Registers)
5. JESD204B IP确定性延迟实现指南 x
5.1. 约束输入SYSREF信号 5.2. 可编程RBD偏移 5.3. 可编程的LMFC偏移 5.4. 链路重新初始化期间保持确定性延迟
6. JESD204B IP调试指南 x
6.1. 时钟方案 6.2. JESD204B参数 6.3. SPI编程 6.4. 转换器和FPGA操作条件 6.5. 信号极性和FPGA管脚分配 6.6. 创建Signal Tap调试文件以匹配设计层次结构 6.7. 使用System Console调试JESD204B链路
6.6. 创建Signal Tap调试文件以匹配设计层次结构 x
6.6.1. 删除无关信号并添加E-Tile PHY信号
1. JESD204B IP快速参考
2. 关于JESD204B Intel® FPGA IP
3. 入门
4. JESD204B IP功能描述
5. JESD204B IP确定性延迟实现指南
6. JESD204B IP调试指南
7. JESD204B Intel® FPGA IP 用户指南存档
8. JESD204B Intel® FPGA IP用户指南的文档修订历史

6.7. 使用System Console调试JESD204B链路

系统控制台通过Avalon-MM接口提供对JESD204B IP寄存器组的访问。

要使用系统控制台，您的设计必须包含一个带有JTAG-to-Avalon-MM Master桥接或者Nios II Processor组件的Platform Designer子系统。如果IP位于Platform Designer子系统中，那么直接通过Platform Designer互连将JESD204B IP Avalon-MM接口连接到Avalon-MM master。否则，如果IP不是Platform Designer子系统的一部分，那么通过Merlin从转换器连接Avalon-MM接口。

所有器件(除了 Intel® Stratix® 10 E-tile器件)的PHY层

通过<ip_variant_name> .v中的这些信号对PHY状态进行验证：

表 90.  所有受支持器件(除了 Intel® Stratix® 10 E-tile器件)的PHY状态信号
设计 信号
RX
  • rx_is_lockedtodata
  • rx_analogreset
  • rx_digitalreset
  • rx_cal_busy
TX
  • pll_locked
  • pll_powerdown
  • tx_analogreset
  • tx_digitalreset
  • tx_cal_busy
RX and TX (Duplex)
  • rx_is_lockedtodata
  • rx_analogreset
  • rx_digitalreset
  • rx_cal_busy
  • rx_seriallpbken
  • pll_locked
  • pll_powerdown
  • tx_analogreset
  • tx_digitalreset
  • tx_cal_busy

使用rxphy_clk[0]或txphy_clk[0]信号作为Signal Tap Logic Analyzer的采样时钟。

对于JESD204B RX路径的正常操作，每个通道的rx_is_lockedtodata位应该为"1"，而每个通道的rx_cal_busy、rx_analogreset和rx_digitalreset位应该为"0”。

对于JESD204B TX路径的正常操作，每个通道的pll_locked位应该为"1"，而每个通道的tx_cal_busy、pll_powerdown、tx_analogreset和tx_digitalreset应该为"0"。

通过将时钟连接到FPGA上的CLKOUT管脚来测量rxphy_clk或txphy_clk频率。该频率应该与Hard PCS或Soft PCS模式中PCS选项的链路时钟频率相同。它是PMA Direct模式中PCS选项的1/2链路时钟频率。

Intel® Stratix® 10 E-Tile器件的PHY层

通过<ip_variant_name> .v中的这些信号对PHY状态进行验证：

表 91.   Intel® Stratix® 10 E-Tile器件的PHY状态信号
设计 信号
RX
  • rx_is_lockedtodata
  • phy_rx_ready
  • phy_rx_pma_ready
TX
  • phy_tx_ready
  • phy_tx_pma_ready
使用rxphy_clk[0]或者txphy_clk[0]信号作为采集信号。然后在SDC脚本中添加以下set_false_path约束。 
set_false_path -from 
<instance_name>|inst_phy|inst_xcvr|*counter_*x_ready|r_reset -to 
auto_fab*sld_signaltap_inst*

对于JESD204B RX路径的正常操作，每个通道的phy_rx_pma_ready、phy_rx_ready和rx_islockedtodata位应该为"1"。

对于JESD204B TX路径的正常操作，每个通道的phy_tx_pma_ready和phy_tx_ready位应该为"1"。

通过将时钟连接到FPGA的CLKOUT管脚来测量rxphy_clk或txphy_clk频率。此频率应与链路时钟频率相同。

链路层

通过<ip_variant_name> _inst_phy.v中的这些信号验证RX和TX PHY链路层接口操作：

表 92.  RX和TX PHY链路层信号
设计 信号
RX
  • jesd204_rx_pcs_data
  • jesd204_rx_pcs_data_valid
  • jesd204_rx_pcs_kchar_data
  • jesd204_rx_pcs_errdetect
  • jesd204_rx_pcs_disperr
TX
  • jesd204_tx_pcs_data
  • jesd204_tx_pcs_kchar_data

通过<ip_variant_name> .v中的这些信号验证链路层操作：

表 93.  RX和TX PHY链路层信号
设计 信号
RX
  • jesd204_rx_avs_rst_n
  • rxlink_rst_n_reset_n
  • rx_sysref (for Subclass 1 only)
  • rx_dev_sync_n
  • jesd204_rx_int
  • alldev_lane_aligned
  • dev_lane_aligned
  • rx_somf

使用rxlink_clk信号作为采样时钟。

TX
  • jesd204_tx_avs_rst_n
  • txlink_rst_n_reset_n
  • tx_sysref (仅Subclass 1)
  • sync_n
  • tx_dev_sync_n
  • mdev_sync_n
  • jesd204_tx_int

Intel® 建议您通过访问DAC SPI寄存器或者DAC制造商提供的任何调试功能来验证JESD204B功能性。

图 33. JESD204B链路初始化这是JESD204B链路初始化期间的一个Signal Tap映像。JESD204B链路含有两个收发器通道(L = 2)。


时序图说明：

  • a. JESD204B链路退出复位。
  • b. RX CDR被锁定，PCS输出有效字符到链路层。
  • c. 没有运行差异错误，PCS内的8B/10B模块成功地解码输入字符。
  • d. ADC传送/K/字符或BC十六进制数到FPGA，开始CGS阶段。
  • e. 在接收到连续的4个/K/字符时，链路层释放rx_dev_sync_n信号。
  • f. 当ADC在/K/字符后传送/R/或1C十六进制数时，JESD204B链路从CGS跳变到ILAS数位。
  • g. 在ILAS相位中第二个(2nd)多帧的开始。第二个(2nd)多帧包含JESD204B链路配置数据。
  • h.第三个(3rd)多帧的开始。
  • i. 第四个(4th)多帧的开始。
  • j. 完成器件通道对齐。在这个实例中，仅有一个器件，dev_lane_aligned连接到alldev_lane_aligned，并且两个信号被置位在一起。
  • k. 用户数据相位的开始，其中用户数据通过JESD204B链路流入。

传输层

使用altera_jesd204_transport_rx_top.sv中的这些信号验证RX传输层操作：

  • jesd204_rx_dataout
  • jesd204_rx_data_valid
  • jesd204_rx_data_ready
  • jesd204_rx_link_data_ready
  • jesd204_rx_link_error
  • rxframe_rst_n

使用rxframe_clk信号作为采样时钟。

对于正常的操作，jesd204_rx_data_valid、jesd204_rx_data_ready和jesd204_rx_link_data_ready信号应该被置位，而jesd204_rx_link_error应该被置低。您可以查看jesd204_rx_dataout总线上斜波或正弦波形的测试码型。

图 34.  jesd204_rx_dataout总线上的斜坡码型这是JESD204B用户数据相位期间的一个Signal Tap II映像(包含从ADC传输的斜坡码型(ramp pattern))。


使用altera_jesd204_transport_tx_top.sv中的这些信号验证TX传输层操作：

  • txframe_rst_n
  • jesd204_tx_datain
  • jesd204_tx_data_valid
  • jesd204_tx_data_ready
  • jesd204_tx_link_early_ready
  • jesd204_tx_link_data_valid
  • jesd204_tx_link_error

使用txframe_clk信号作为采样时钟。

对于正常的操作，jesd204_tx_data_valid、jesd204_tx_data_ready、jesd204_tx_link_early_ready和jesd204_tx_link_data_valid信号应该被置位，而jesd204_tx_link_error应该被置低。通过参考jesd204_tx_datain总线，可以验证用户数据排列(如Design Examples for JESD204B IP Core User Guide中的 TX Path Data Remapping部分中的数据映射表所示)。

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