JESD204B Intel® FPGA IP用户指南

ID 683442
日期 9/10/2020
Public
文档目录

5.1. 约束输入SYSREF信号

SYSREF信号对IP中的LMFC计数器进行复位以用于subclass 1实现。约束SYSREF信号可确保建立SYSREF与器件时钟之间的建立关系。

在用户.sdc文件中对 SYSREF信号设置时序约束时,分析建立时间。达到设置时间时,通过IP的SYSREF信号检测是确定的;到达FPGA管脚至LMFC计数器复位的SYSREF信号的链路时钟周期数是确定的。

相对于用户.sdc文件中的器件时钟,在SYSREF信号上应用set_input_delay约束:

set_input_delay -clock <device clock name at FPGA pin> <sysref IO delay in ns> [get_ports <sysref name at FPGA pin >]

SYSREF IO延迟是器件时钟与SYSREF之间不匹配的电路板走线长度。例如:

set_input_delay -clock device_clk 0.5 [get_ports sysref]

相对于FPGA器件时钟(device_clk)管脚,上述的声明约束了FPGA SYSREF信号(sysref)。走线长度不匹配导致到达SYSREF和器件时钟之间的FPGA管脚的时间有500 ps或者0.5 ns的差异。

在大多数情况下,IP中寄存器(检测SYSREF信号)离SYSREF I/O管脚很远。长互连布线延迟会导致时序违规。建议您使用多级流水线寄存器来收敛时序。将相同的时钟域作为JESD204B IP的rxlink_clktxlink_clk使用,对多级流水线寄存器提供计时。

图 25. SYSREF信号的多级流水线寄存器下图显示了 SYSREF信号的两级流水线寄存器。