仅对英特尔可见 — GUID: bhc1411117133630
Ixiasoft
6.5. 信号极性和FPGA管脚分配
验证收发器通道管脚分配 — SYNC_N和SYSREF (仅Subclass 1) — 器件时钟,和SPI接口是正确的。也验证差分对的信号极性,如:SYNC_N和收发器通道是正确的。
检查这些工程:
- 检查原理图和电路板布局文件来确定物理管脚连接的极性。
- 使用assignment editor和pin planner来检查每个管脚的管脚分配和I/O标准。
- 使用 Intel® Quartus® Prime软件中的RTL viewer来验证顶层端口被连接到例化的低层模块。