JESD204B Intel® FPGA IP用户指南

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ID 683442
日期 9/10/2020
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1. JESD204B IP快速参考 2. 关于JESD204B Intel® FPGA IP 3. 入门 4. JESD204B IP功能描述 5. JESD204B IP确定性延迟实现指南 6. JESD204B IP调试指南 7. JESD204B Intel® FPGA IP 用户指南存档 8. JESD204B Intel® FPGA IP用户指南的文档修订历史
2. 关于JESD204B Intel® FPGA IP x
2.1. 发布信息 2.2. 器件系列支持 2.3. 数据通路模式 2.4. IP种类 2.5. JESD204B IP配置 2.6. 通道绑定 2.7. 性能和资源利用
2.5. JESD204B IP配置 x
2.5.1. 运行时配置
3. 入门 x
3.1. Intel® FPGA IP核介绍 3.2. Intel® FPGA IP核安装和许可 3.3. Intel® FPGA IP Evaluation Mode 3.4. 升级IP核 3.5. IP Catalog和参数编辑器 3.6. 设计演练(Design Walkthrough) 3.7. JESD204B设计实例 3.8. JESD204B IP设计考量 3.9. JESD204B Intel® FPGA IP参数 3.10. JESD204B IP组件文件 3.11. JESD204B IP测试台
3.6. 设计演练(Design Walkthrough) x
3.6.1. 创建一个新的 Intel® Quartus® Prime工程 3.6.2. 参数化并生成 IP 3.6.3. 编译JESD204B IP Core设计 3.6.4. 编程FPGA器件
3.8. JESD204B IP设计考量 x
3.8.1. 在Platform Designer中集成JESD204B IP 3.8.2. 管脚分配(Pin Assignments) 3.8.3. 添加外部收发器PLL 3.8.4. 输入时钟的时序约束
3.11. JESD204B IP测试台 x
3.11.1. 生成和仿真IP测试台 3.11.2. 测试台仿真流程
3.11.1. 生成和仿真IP测试台 x
3.11.1.1. 生成测试台仿真模型 3.11.1.2. 仿真IP测试台
4. JESD204B IP功能描述 x
4.1. 发送器 4.2. 接收器 4.3. 操作 4.4. 时钟方案 4.5. 复位方案 4.6. 信号 4.7. 寄存器
4.1. 发送器 x
4.1.1. TX数据链路层 4.1.2. TX PHY层
4.1.1. TX数据链路层 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. 用户数据相位
4.2. 接收器 x
4.2.1. RX数据链路层 4.2.2. RX PHY层
4.2.1. RX数据链路层 x
4.2.1.1. RX CGS 4.2.1.2. 帧同步 4.2.1.3. 帧对齐 4.2.1.4. 通道对齐 4.2.1.5. ILAS数据 4.2.1.6. 初始通道同步
4.3. 操作 x
4.3.1. 操作模式 4.3.2. 扰码器/解码器 4.3.3. SYNC_N信号 4.3.4. 链路重新初始化 4.3.5. 链路启动顺序 4.3.6. 通过SYNC_N信号的错误报告
4.3.1. 操作模式 x
4.3.1.1. Subclass 0操作模式 4.3.1.2. Subclass 1操作模式 4.3.1.3. Subclass 2操作模式
4.4. 时钟方案 x
4.4.1. 器件时钟 4.4.2. 链路时钟 4.4.3. 本地多帧时钟(Local MultiFrame Clock) 4.4.4. 时钟相关性 4.4.5. 收发器校准时钟源
4.5. 复位方案 x
4.5.1. 复位顺序 4.5.2. ADC–FPGA子系统复位序列 4.5.3. FPGA–DAC子系统复位序列
4.6. 信号 x
4.6.1. 发送器信号 4.6.2. 接收器信号
4.7. 寄存器 x
4.7.1. 寄存器访问类型约定 4.7.2. 发送器寄存器 4.7.3. 接收器寄存器(Receiver Registers)
5. JESD204B IP确定性延迟实现指南 x
5.1. 约束输入SYSREF信号 5.2. 可编程RBD偏移 5.3. 可编程的LMFC偏移 5.4. 链路重新初始化期间保持确定性延迟
6. JESD204B IP调试指南 x
6.1. 时钟方案 6.2. JESD204B参数 6.3. SPI编程 6.4. 转换器和FPGA操作条件 6.5. 信号极性和FPGA管脚分配 6.6. 创建Signal Tap调试文件以匹配设计层次结构 6.7. 使用System Console调试JESD204B链路
6.6. 创建Signal Tap调试文件以匹配设计层次结构 x
6.6.1. 删除无关信号并添加E-Tile PHY信号
1. JESD204B IP快速参考
2. 关于JESD204B Intel® FPGA IP
3. 入门
4. JESD204B IP功能描述
5. JESD204B IP确定性延迟实现指南
6. JESD204B IP调试指南
7. JESD204B Intel® FPGA IP 用户指南存档
8. JESD204B Intel® FPGA IP用户指南的文档修订历史

2.7. 性能和资源利用

表 8.   JESD204B Intel® FPGA IP性能
器件系列 PMA速度等级 FPGA架构速度等级 数据速率 链路时钟FMAX (MHz)
Enable Hard PCS (Gbps) Enable Soft PCS (Gbps) 4
Intel® Agilex™ (E-tile) 1 –1 不支持 2.0到19.2 data_rate/40
2 –2 不支持 2.0到17.4 data_rate/40
–3 不支持 2.0到16.0 data_rate/40
3 –2 不支持 2.0 to 17.4 data_rate/40
–3 不支持 2.0到16.0 data_rate/40
Intel® Stratix® 10 (L-tile, and H-tile) 1 –1 2.0到12.0 2.0到16.06 data_rate/40
–2 2.0到12.0 2.0到14.0 data_rate/40
2 –1 2.0到9.83 2.0到16.06 data_rate/40
–2 2.0到9.83 2.0到14.0 data_rate/40
3 –1 2.0到9.83 2.0到16.06 data_rate/40
–2 2.0到9.83 2.0到14.0 data_rate/40
–3 2.0到9.83 2.0到13.0 data_rate/40
Intel® Stratix® 10 (E-tile) 1 –1 不支持 2.0到16.06 data_rate/40
–2 不支持 2.0到14.0 data_rate/40
2 –1 不支持 2.0到16.06 data_rate/40
–2 不支持 2.0到14.0 data_rate/40
3 –1 不支持 2.0到16.0 data_rate/40
–2 不支持 2.0到14.0 data_rate/40
–3 不支持 2.0到13.0 data_rate/40
Intel® Arria® 10 1 –1 2.0到12.0 2.0到15.0 6 5 data rate/40
2 –1 2.0到12.0 2.0到15.0 6 5 data rate/40
2 –2 2.0到9.83 2.0到15.0 6 5 data rate/40
3 –1 2.0到12.0 2.0到14.2 6 7 data rate/40
3 –2 2.0到9.83 2.0到14.2 6 8 data rate/40
4 –3 2.0到8.83 2.0到12.59 data rate/40
Intel® Cyclone® 10 GX <任何支持的速度等级> <任何支持的速度等级> 2.0到6.25 2.0到6.25 data rate/40
Stratix V 1 –1 or –2 2.0到12.2 2.0到12.5 data rate/40
2 –1 or –2 2.0到12.2 2.0到12.5 data rate/40
2 –3 2.0到9.8 2.0到12.5 10 data rate/40
3 –1, –2, –3, or –4 2.0到8.5 2.0到8.5 data rate/40
Arria V GX/SX <任何支持的速度等级> <任何支持的速度等级> 1.0到6.55 — 11 data rate/40
Arria V GT/ST <任何支持的速度等级> <任何支持的速度等级> 1.0到6.55 4.0到7.5

(PMA direct) 11

data rate/40
Arria V GZ 2 –3 2.0到9.9 — 11 data rate/40
3 –4 2.0到8.8 — 11 data rate/40
Cyclone V 5 <任何支持的速度等级> 1.0到5.0 — data rate/40
6 –6 or –7 1.0到3.125 — data rate/40

下表列出了JESD204B IP core的资源和预期性能。这些结果是通过使用以下 Intel® FPGA目标器件的 Intel® Quartus® Prime软件获得的：

  • Cyclone V: 5CGTFD9E5F31I7
  • Arria V GT/S/GT: 5AGXFB3H4F35C5
  • Arria V GZ: 5AGZME5K2F40C3
  • Stratix V: 5SGXEA7H3F35C3
  • Intel® Arria® 10: 10AX115H2F34I2SGES
  • Intel® Stratix® 10: 1SG280LN3F43E3VG
  • Intel® Cyclone® 10 GX: 10CX105YF672I6G

所有实例的资源利用都通过下面的参数设置进行配置：

表 9.  获得资源利用数据的参数设置
参数 设置
JESD204B Wrapper Base and PHY
JESD204B Subclass 1
Data Rate 5 Gbps
PCS Option Enabled Hard PCS
PLL Type
  • ATX (for Intel® Arria® 10, Intel® Cyclone® 10 GX, and Intel® Stratix® 10 L-tile and H-tile devices)
  • CMU (for Arria V, Cyclone V, and Stratix V devices)
Bonding Mode Non-bonded
Reference Clock Frequency 125.0 MHz
Octets per frame (F)
  • 1 (用于所有器件，包括 Intel® Stratix® 10)
  • 3 (仅用于 Intel® Stratix® 10器件)
Enable Scrambler (SCR) Off
Enable Error Code Correction (ECC_EN) Off
表 10.   JESD204B IP Core资源利用
注： 资源利用数据是从一个包含 Intel® FPGA Transceiver PHY Reset Controller IP core的完整设计中提取的。因此，JESD204B IP core的实际资源利用应该要少15个ALM和20个寄存器。
器件系列 数据通路 通道数(L) ALM ALUT 逻辑寄存器 存储器模块(M10K/M20K) 12 13
Intel® Stratix® 10

(F=1)

 RX 1 889.4 1230 1334 0
2 1329.7 1810 2119 0
4 2302.8 3101 3634 0
8 4218.1 5638 6650 0
TX 1 534.4 694 869 0
2 746 1061 1078 0
4 1049.8 1557 1580 0
8 1534.2 1980 2507 0
Intel® Stratix® 10

(F=3)

 RX 1 905.1 1336 1453 1
2 1431.5 2102 2281 2
4 2445.9 3487 3899 4
8 4568 6592 6870 8
TX 1 568.7 737 907 0
2 790.2 1126 1126 0
4 1096.4 1659 1545 0
8 1617.1 2082 2524 0
Intel® Arria® 10 RX 1 1047 1496 1264 0
2 1584 2262 1903 0
4 2884.5 3870 3211 0
8 5339 7196 5768 0
TX 1 701.5 1090 989 0
2 875.5 1341 1126 0
4 1248.5 1888 1382 0
8 1917.5 2820 1878 0
Intel® Cyclone® 10 GX RX 1 1020.5 1496 1250 1
2 1551.5 2262 1877 2
4 2801 3870 3159 4
8 5173.5 7196 5749 8
TX 1 710 1090 989 0
2 875.4 1341 1118 0
4 1249 1888 1369 0
8 1926.5 2820 1869 0
Stratix V RX 1 1047.2 1530 1225 0
2 1608.7 2322 1871 0
4 2897.2 4037 3161 0
8 5412.5 7506 5742 0
TX 1 711 1152 948 0
2 926.7 1491 1086 0
4 1345.7 2134 1361 0
8 2114.7 3358 1907 0
Arria V RX 1 1024.5 1516 1207 1
2 1555.5 2302 1838 2
4 2769.5 3951 3102 4
8 5189 7399 5619 8
TX 1 711.7 1149 948 0
2 860.5 1418 1065 0
4 1188.7 1932 1299 0
8 1721 2854 1767 0
Arria V GZ RX 1 1048.7 1530 1226 0
2 1601.5 2322 1870 0
4 2894 4037 3163 0
8 5400.5 7506 5748 0
TX 1 712.2 1152 948 0
2 926.5 1491 1087 0
4 1349.2 2134 1359 0
8 2104.7 3358 1907 0
Cyclone V RX 1 1022 1516 1210 1
2 1555.5 2302 1839 2
4 2777.5 3951 3099 4
8 5195 7399 5619 8
TX 1 713.5 1149 948 0
2 867 1418 1066 0
4 1198 1932 1300 0
8 1709.2 2838 1769 0
相关信息
4 选择Enable Soft PCS实现最大数据速率。对于TX IP core，使能soft PCS在资源利用上产生额外3–8%的增加。对于RX IP core，使能soft PCS在资源利用上可产生额外10–20%的增加。
5 使用15.0 Gbps的Soft PCS模式，时序裕量很有限。建议使能high fitter effort、register duplication和register retiming来提高时序性能。
6 请参考 Intel® Arria® 10和 Intel® Stratix® 10 Device Datasheet来了解各种收发器速度等级和收发器电源操作条件下所支持的最大数据速率的信息。
7 对于 Intel® Arria® 10 GX 160，SX 160，GX 220和SX 220器件，支持的数据速率高达12.288 Gbps。
8 对于 Intel® Arria® 10 GX 160，SX 160，GX 220和SX 220器件，支持的数据速率为11.0 Gbps。
9 对于 Intel® Arria® 10 GX 160，SX 160，GX 220和SX 220器件，支持的数据速率为10.0 Gbps。
10 使用12.5 Gbps的Soft PCS模式，时序裕量很有限。建议使能high fitter effort、register duplication和register retiming来提高时序性能。
11 使能Soft PCS不会增加器件系列的数据速率和速率等级。建议选择Enable Hard PCS选项。
12 M10K用于Arria V，Cyclone V器件、M20K用于Arria V GZ，Stratix V， Intel® Arria® 10， Intel® Cyclone® 10 GX和 Intel® Stratix® 10。
13

当存储器容量太小时， Intel® Quartus® Prime软件可以自动调整(auto-fit)来使用MLAB。对上面列出的数字，MLAB转换为M20K或者M10K。

二级标题