JESD204B Intel® FPGA IP用户指南

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ID 683442
日期 9/10/2020
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文档目录
文档目录 x
1. JESD204B IP快速参考 2. 关于JESD204B Intel® FPGA IP 3. 入门 4. JESD204B IP功能描述 5. JESD204B IP确定性延迟实现指南 6. JESD204B IP调试指南 7. JESD204B Intel® FPGA IP 用户指南存档 8. JESD204B Intel® FPGA IP用户指南的文档修订历史
2. 关于JESD204B Intel® FPGA IP x
2.1. 发布信息 2.2. 器件系列支持 2.3. 数据通路模式 2.4. IP种类 2.5. JESD204B IP配置 2.6. 通道绑定 2.7. 性能和资源利用
2.5. JESD204B IP配置 x
2.5.1. 运行时配置
3. 入门 x
3.1. Intel® FPGA IP核介绍 3.2. Intel® FPGA IP核安装和许可 3.3. Intel® FPGA IP Evaluation Mode 3.4. 升级IP核 3.5. IP Catalog和参数编辑器 3.6. 设计演练(Design Walkthrough) 3.7. JESD204B设计实例 3.8. JESD204B IP设计考量 3.9. JESD204B Intel® FPGA IP参数 3.10. JESD204B IP组件文件 3.11. JESD204B IP测试台
3.6. 设计演练(Design Walkthrough) x
3.6.1. 创建一个新的 Intel® Quartus® Prime工程 3.6.2. 参数化并生成 IP 3.6.3. 编译JESD204B IP Core设计 3.6.4. 编程FPGA器件
3.8. JESD204B IP设计考量 x
3.8.1. 在Platform Designer中集成JESD204B IP 3.8.2. 管脚分配(Pin Assignments) 3.8.3. 添加外部收发器PLL 3.8.4. 输入时钟的时序约束
3.11. JESD204B IP测试台 x
3.11.1. 生成和仿真IP测试台 3.11.2. 测试台仿真流程
3.11.1. 生成和仿真IP测试台 x
3.11.1.1. 生成测试台仿真模型 3.11.1.2. 仿真IP测试台
4. JESD204B IP功能描述 x
4.1. 发送器 4.2. 接收器 4.3. 操作 4.4. 时钟方案 4.5. 复位方案 4.6. 信号 4.7. 寄存器
4.1. 发送器 x
4.1.1. TX数据链路层 4.1.2. TX PHY层
4.1.1. TX数据链路层 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. 用户数据相位
4.2. 接收器 x
4.2.1. RX数据链路层 4.2.2. RX PHY层
4.2.1. RX数据链路层 x
4.2.1.1. RX CGS 4.2.1.2. 帧同步 4.2.1.3. 帧对齐 4.2.1.4. 通道对齐 4.2.1.5. ILAS数据 4.2.1.6. 初始通道同步
4.3. 操作 x
4.3.1. 操作模式 4.3.2. 扰码器/解码器 4.3.3. SYNC_N信号 4.3.4. 链路重新初始化 4.3.5. 链路启动顺序 4.3.6. 通过SYNC_N信号的错误报告
4.3.1. 操作模式 x
4.3.1.1. Subclass 0操作模式 4.3.1.2. Subclass 1操作模式 4.3.1.3. Subclass 2操作模式
4.4. 时钟方案 x
4.4.1. 器件时钟 4.4.2. 链路时钟 4.4.3. 本地多帧时钟(Local MultiFrame Clock) 4.4.4. 时钟相关性 4.4.5. 收发器校准时钟源
4.5. 复位方案 x
4.5.1. 复位顺序 4.5.2. ADC–FPGA子系统复位序列 4.5.3. FPGA–DAC子系统复位序列
4.6. 信号 x
4.6.1. 发送器信号 4.6.2. 接收器信号
4.7. 寄存器 x
4.7.1. 寄存器访问类型约定 4.7.2. 发送器寄存器 4.7.3. 接收器寄存器(Receiver Registers)
5. JESD204B IP确定性延迟实现指南 x
5.1. 约束输入SYSREF信号 5.2. 可编程RBD偏移 5.3. 可编程的LMFC偏移 5.4. 链路重新初始化期间保持确定性延迟
6. JESD204B IP调试指南 x
6.1. 时钟方案 6.2. JESD204B参数 6.3. SPI编程 6.4. 转换器和FPGA操作条件 6.5. 信号极性和FPGA管脚分配 6.6. 创建Signal Tap调试文件以匹配设计层次结构 6.7. 使用System Console调试JESD204B链路
6.6. 创建Signal Tap调试文件以匹配设计层次结构 x
6.6.1. 删除无关信号并添加E-Tile PHY信号
1. JESD204B IP快速参考
2. 关于JESD204B Intel® FPGA IP
3. 入门
4. JESD204B IP功能描述
5. JESD204B IP确定性延迟实现指南
6. JESD204B IP调试指南
7. JESD204B Intel® FPGA IP 用户指南存档
8. JESD204B Intel® FPGA IP用户指南的文档修订历史

5.3. 可编程的LMFC偏移

如果您的JESD204B子层设计含有确定性延迟问题，那么TX和RX IP内核中的可编程LMFC偏移提供了灵活性以确保可以实现确定性。

TX LMFC偏移可以将TX LMFC计数器对齐到DAC中的LMFC计数器；RX LMFC偏移可以将RX LMFC计数器对齐到DAC中的LMFC计数器。JESD204B链路两端的TX和RX LMFC计数器之间的相位有助于确定性延迟的不确定性。相位偏移由下面的原因导致：

  • TX和RX器件之间PCB中的SYSREF走线长度不匹配 (FPGA和转换器)。
  • 被FPGA和转换器件检测到SYSREF脉冲时，复位LMFC计数器中的延迟差异。

JESD204B链路中的RX器件负责确定性延迟调整。下图说明了通过syncn_sysref_ctrl寄存器中csr_lmfc_offset栏对RX LMFC偏移可以作出的调整。这是使用csr_rbd_offset实现确定性延迟的另一种方法。

图 29. 对RX选择合法的LMFC偏移值

图中的事件顺序：

  1. 由于走线长度不匹配，SYSREF脉冲首先到达ADC。
  2. 一些确定性延迟出现在SYSREF脉冲被采样高至ADC内部LMFC计数器复位之间的时段。
  3. 在脉冲到达ADC后，SYSREF脉冲到达FPGA IP内核端口，rx_sysref。
  4. FPGA IP内核的内部LMFC计数器在SYSREF被采样后复位两个链路时钟周期。
  5. ADC上LMFC计数器和FPGA之间的LMFC相位偏移为~3.5个链路时钟周期。
  6. FPGA在LMFC边界置低SYNC_N。
  7. ADC JESD204B内核检测SYNC_N置低。
  8. 由于SYNC_N置低在第二个LMFC边界后被检测到，所以ADC、ILAS传输在第三个LMFC边界才开始。
  9. 在这个实例中，ILAS在一个本地多帧内到达IP内核的RBD弹性缓冲器。在其它系统中，到达RBD弹性缓冲器可以跨越多个本地多帧。假设csr_rbd_offset = 0，由于上电周期变化，RBD弹性缓冲器能够在第三个或第四个LMFC边界上释放。
  10. 设置csr_lmfc_offset = 5，复位LMFC计数器到5。
  11. 第一个LMFC边界被延迟3个链路时钟周期。
  12. 第三个LMFC边界已经被延迟，延误了最后到达通道上电周期变化。RBD弹性缓冲器始终在第三个LMFC边界上释放。

应该设置一个安全的LMFC偏移值来确保从一个上电周期到另一个上电周期的确定性延迟。在图 30中，1、2和3的非法csr_lmfc_offset值会导致通道去偏移错误，因为已经超过了RBD缓冲容量。

图 30. 选择RX的非法LMFC偏移值，导致通道消抖错误

可以使用TX LMFC偏移将IP内核中的LMFC计数器对齐到DAC中的LMFC计数器。

图 31. 减少TX和RX LMFC计数器之间的LMFC相位偏移的实例

图中的事件顺序：

  1. SYSREF脉冲到达FPGA IP内核端口，tx_sysref。
  2. IP内核的内部LMFC计数器在两个链路时钟周期后进行复位。
  3. SYSREF脉冲被DAC采样。
  4. DAC的内部LMFC计数器在确定性延迟后进行复位。
  5. LMFC相位偏移为~3.5个链路时钟周期。
  6. DAC在LMFC边界置低SYNC_N。
  7. JESD204B IP内核检测到SYNC_N置低。
  8. 因为在第二个LMFC边界后的FPGA上检测到SYNC_N置低，所以ILAS传输在第三个LMFC边界开始。
  9. csr_lmfc_offset设为4。这样延迟TX LMFC边界4个链路时钟周期。如果csr_lmfc_offset设为5，那么TX LMFC边界被延迟3个链路时钟周期。
  10. TX和RX LMFC之间的LMFC相位偏移减少0.5个链路时钟周期。

替代调整DAC上的RBD偏移，对FPGA中的TX LMFC偏移进行调整，帮助您完成确定性延迟。应该执行多个上电周期和读取DAC上的RBD计数器，确定是否完成确定性延迟，并且不会超过RBD弹性缓冲容量。

当被IP内核检测到时，FPGA中的SYSREF流水线寄存器引入额外的延迟到SYSREF。因此，可以使用TX LMFC偏移来减少或消除这个额外的延迟。下一个图说明了使用TX LMFC偏移优化延迟的技巧。

图 32. 使用TX LMFC偏移优化IP内核延迟

图中的作业顺序：

  1. DAC采样SYSREF脉冲。
  2. DAC的内部LMFC计数器在确定性延迟后进行复位。
  3. SYSREF流水线寄存器引入额外的2个链路时钟延迟。
  4. csr_lmfc_offset栏设为4。IP内核内部LMFC计数器在2个链路时钟周期后进行复位。
  5. LMFC边界被延迟4个链路时钟。
  6. DAC在LMFC边界置低SYNC_N。
  7. JESD204B IP内核检测到SYNC_N置低。
  8. 因为LMFC边界延迟4个链路时钟，所以IP内核在第二个LMFC边界前检测SYNC_N置低。ILAS传输开始于第二个LMFC边界，而不是第三个LMFC边界(在图 31中)。该延迟被缩短4个LMFC计数或链路时钟周期。

csr_lmfc_offset栏提供方便的方法来实现确定性延迟，以及潜在地优化IP内核延迟。通过转换器中适用的功能，还有其它的方法可以实现确定性延迟。要了解这些功能的详细信息，请咨询转换器制造商。

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