JESD204B Intel® FPGA IP用户指南

ID 683442
日期 9/10/2020
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文档目录

3.6.2. 参数化并生成 IP

有关IP内核参数值和说明的信息,请参考

  1. 在IP Catalog (Tools > IP Catalog)中,找到并双击JESD204B Intel® FPGA IP
  2. 对定制的IP variation指定一个顶层名称。此名称表示工程中的IP core variation文件。如有提示,也要指定 Intel® FPGA目标器件系列和输出文件HDL偏好。点击OK
  3. 在Main选项卡,设置下面的选项:
    • Jesd204b wrapper
    • Data path
    • Jesd204b subclass
    • Data Rate
    • Transceiver Tile
    • PCS Option
    • PLL Type
    • Bonding Mode
    • PLL/CDR Reference Clock Frequency
    • Enable Bit reversal and Byte reversal
    • Enable Transceiver Dynamic Reconfiguration
    • Enable Native PHY Debug Master Endpoint
    • Enable Capability Registers
    • Set user-defined IP identifier
    • Enable Control and Status Registers
    • Enable PRBS Soft Accumulators
  4. 在Jesd204b Configurations选项卡,选择下面的配置:
    • Common configurations (L, M, Enable manual F configuration, F, N, N', S, K)
    • Advanced configurations (SCR, CS, CF, HD, ECC_EN, PHADJ, ADJCNT, ADJDIR)
  5. 在Configurations and Status Registers选项卡,设置下面的配置:
    • Device ID
    • Bank ID
    • Lane ID
    • Lane checksum
  6. 参数化内核后,进入Example Design选项卡,并点击Generate Example Design创建仿真测试台。如果不要生成设计实例,就跳至步骤8
  7. 设置<example_design_directory>的名称,并点击OK,生成支持的文件和脚本。
    测试台和脚本位于<example_design_directory>/ip_sim文件夹中。

    Generate Example Design选项生成以下实体支持的文件:

    • IP core for simulation—请参考 生成和仿真IP测试台
    • IP core design example for simulation—请参考相应设计实例用户指南中的Generating and Simulating the Design Example部分。
    • IP core design example for synthesis—请参考相应设计实例用户指南中的 JESD204B IP Core Design Example部分。
  8. 点击Finish或者Generate HDL生成综合以及与IP variation规范匹配的其他可选文件。参数编辑器生成顶层.ip.qip或者.qsys IP variation文件和HDL文件用于综合和仿真。

    顶层IP variation被添加到当前的 Intel® Quartus® Prime工程中。点击Project > Add/Remove Files in Project,手动添加.qip或者.qsys文件到一个工程中。进行相应的管脚分配来连接端口。

注: 如果参数在所选配置中不受支持,或者是一个衍生参数,那么这些参数显示为灰色。