仅对英特尔可见 — GUID: bhc1411116832782
Ixiasoft
3.11.1.2. 仿真IP测试台
仿真器 |
文件目录 |
脚本 |
---|---|---|
ModelSim* - Intel® FPGA Edition/ ModelSim* - Intel® FPGA Starter Edition |
<example_design_directory>/ip_sim/testbench/setup_scripts/mentor |
msim_setup.tcl |
Synopsys VCS simulator |
<example_design_directory>/ip_sim/testbench/setup_scripts/synopsys/vcs |
vcs_setup.sh |
Synopsys VCS-MX simulator |
<example_design_directory>/ip_sim/testbench/setup_scripts/synopsys/vcsmx |
vcsmx_setup.sh synopsys_sim.setup |
Aldec Riviera-PRO*
注: Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件不支持此仿真器。
|
<example_design_directory>/ip_sim/testbench/setup_scripts/aldec |
rivierapro_setup.tcl |
Cadence NCSim |
<example_design_directory>/ip_sim/testbench/setup_scripts/cadence |
ncsim_setup.sh |
Cadence Xcelium* Parallel simulator |
<example_design_directory>/ip_sim/testbench/setup_scripts/xcelium |
xcelium_setup.sh |
仿真器 |
文件目录 |
脚本 |
---|---|---|
ModelSim* - Intel® FPGA Edition/ ModelSim* - Intel® FPGA Starter Edition | <example_design_directory>/ip_sim/testbench/mentor |
run_altera_jesd204_tb.tcl |
Synopsys VCS simulator |
<example_design_directory>/ip_sim/testbench/synopsys/vcs |
run_altera_jesd204_tb.sh |
Synopsys VCS-MX simulator |
<example_design_directory>/ip_sim/testbench/synopsys/vcsmx |
run_altera_jesd204_tb.sh |
Aldec Riviera-PRO*
注: Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件不支持此仿真器。
|
<example_design_directory>/ip_sim/testbench/aldec |
run_altera_jesd204_tb.tcl |
Cadence NCSim |
<example_design_directory>/ip_sim/testbench/cadence |
run_altera_jesd204_tb.sh |
Cadence Xcelium* Parallel simulator |
<example_design_directory>/ip_sim/testbench/xcelium |
run_altera_jesd204_tb.sh |
要使用 ModelSim* - Intel® FPGA Edition/ ModelSim* - Intel® FPGA Starter Edition仿真测试台,请执行下列步骤:
- 运行 ModelSim* - Intel® FPGA Edition/ ModelSim* - Intel® FPGA Starter Edition。
- 在File菜单上,点击Change Directory > Select <example_design_directory>/ip_sim/testbench/<simulator name>。
- 在File菜单上,点击Load > Macro file. Select run_altera_jesd204_tb.tcl。此文件对设计进行编译,并自动运行仿真,在完成时提供了一个通过/失败的指示。
要使用Aldec Riviera-PRO®仿真器对测试台进行仿真,请执行以下步骤:
- 运行Aldec Riviera-PRO*仿真器。
- 在File菜单上,点击Change Directory > Select <example_design_directory>/ip_sim/testbench/<simulator name>。
- 在Tools菜单上,点击Execute Macro。选择run_altera_jesd204_tb.tcl。此文件对设计进行编译,并自动运行仿真,在完成时提供了一个通过/失败的指示。
要使用VCS、VCS MX (in Linux)或者Cadence仿真器对测试台设计进行仿真,请执行以下步骤:
- 运行Synopsys VCS或者VCS-MX,或者Cadence NCSim或者Xcelium* Parallel simulator。
- 在File菜单上,点击Change Directory > Select <example_design_directory>/ip_sim/testbench/<simulator name>。
- 运行run_altera_jesd204_tb.sh文件。该文件编译设计,并自动运行仿真,在完成时提供了一个通过/失败的指示。