JESD204B Intel® FPGA IP用户指南

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ID 683442
日期 9/10/2020
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文档目录
文档目录 x
1. JESD204B IP快速参考 2. 关于JESD204B Intel® FPGA IP 3. 入门 4. JESD204B IP功能描述 5. JESD204B IP确定性延迟实现指南 6. JESD204B IP调试指南 7. JESD204B Intel® FPGA IP 用户指南存档 8. JESD204B Intel® FPGA IP用户指南的文档修订历史
2. 关于JESD204B Intel® FPGA IP x
2.1. 发布信息 2.2. 器件系列支持 2.3. 数据通路模式 2.4. IP种类 2.5. JESD204B IP配置 2.6. 通道绑定 2.7. 性能和资源利用
2.5. JESD204B IP配置 x
2.5.1. 运行时配置
3. 入门 x
3.1. Intel® FPGA IP核介绍 3.2. Intel® FPGA IP核安装和许可 3.3. Intel® FPGA IP Evaluation Mode 3.4. 升级IP核 3.5. IP Catalog和参数编辑器 3.6. 设计演练(Design Walkthrough) 3.7. JESD204B设计实例 3.8. JESD204B IP设计考量 3.9. JESD204B Intel® FPGA IP参数 3.10. JESD204B IP组件文件 3.11. JESD204B IP测试台
3.6. 设计演练(Design Walkthrough) x
3.6.1. 创建一个新的 Intel® Quartus® Prime工程 3.6.2. 参数化并生成 IP 3.6.3. 编译JESD204B IP Core设计 3.6.4. 编程FPGA器件
3.8. JESD204B IP设计考量 x
3.8.1. 在Platform Designer中集成JESD204B IP 3.8.2. 管脚分配(Pin Assignments) 3.8.3. 添加外部收发器PLL 3.8.4. 输入时钟的时序约束
3.11. JESD204B IP测试台 x
3.11.1. 生成和仿真IP测试台 3.11.2. 测试台仿真流程
3.11.1. 生成和仿真IP测试台 x
3.11.1.1. 生成测试台仿真模型 3.11.1.2. 仿真IP测试台
4. JESD204B IP功能描述 x
4.1. 发送器 4.2. 接收器 4.3. 操作 4.4. 时钟方案 4.5. 复位方案 4.6. 信号 4.7. 寄存器
4.1. 发送器 x
4.1.1. TX数据链路层 4.1.2. TX PHY层
4.1.1. TX数据链路层 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. 用户数据相位
4.2. 接收器 x
4.2.1. RX数据链路层 4.2.2. RX PHY层
4.2.1. RX数据链路层 x
4.2.1.1. RX CGS 4.2.1.2. 帧同步 4.2.1.3. 帧对齐 4.2.1.4. 通道对齐 4.2.1.5. ILAS数据 4.2.1.6. 初始通道同步
4.3. 操作 x
4.3.1. 操作模式 4.3.2. 扰码器/解码器 4.3.3. SYNC_N信号 4.3.4. 链路重新初始化 4.3.5. 链路启动顺序 4.3.6. 通过SYNC_N信号的错误报告
4.3.1. 操作模式 x
4.3.1.1. Subclass 0操作模式 4.3.1.2. Subclass 1操作模式 4.3.1.3. Subclass 2操作模式
4.4. 时钟方案 x
4.4.1. 器件时钟 4.4.2. 链路时钟 4.4.3. 本地多帧时钟(Local MultiFrame Clock) 4.4.4. 时钟相关性 4.4.5. 收发器校准时钟源
4.5. 复位方案 x
4.5.1. 复位顺序 4.5.2. ADC–FPGA子系统复位序列 4.5.3. FPGA–DAC子系统复位序列
4.6. 信号 x
4.6.1. 发送器信号 4.6.2. 接收器信号
4.7. 寄存器 x
4.7.1. 寄存器访问类型约定 4.7.2. 发送器寄存器 4.7.3. 接收器寄存器(Receiver Registers)
5. JESD204B IP确定性延迟实现指南 x
5.1. 约束输入SYSREF信号 5.2. 可编程RBD偏移 5.3. 可编程的LMFC偏移 5.4. 链路重新初始化期间保持确定性延迟
6. JESD204B IP调试指南 x
6.1. 时钟方案 6.2. JESD204B参数 6.3. SPI编程 6.4. 转换器和FPGA操作条件 6.5. 信号极性和FPGA管脚分配 6.6. 创建Signal Tap调试文件以匹配设计层次结构 6.7. 使用System Console调试JESD204B链路
6.6. 创建Signal Tap调试文件以匹配设计层次结构 x
6.6.1. 删除无关信号并添加E-Tile PHY信号
1. JESD204B IP快速参考
2. 关于JESD204B Intel® FPGA IP
3. 入门
4. JESD204B IP功能描述
5. JESD204B IP确定性延迟实现指南
6. JESD204B IP调试指南
7. JESD204B Intel® FPGA IP 用户指南存档
8. JESD204B Intel® FPGA IP用户指南的文档修订历史

4.1.1.2. TX ILAS

通过csr_lane_sync_en寄存器使能通道对齐序列时，ILAS序列在CGS相位后被发送。ILAS相位占用四个多帧。对于Subclass 0模式，发送到编码的用户数据相位之前，可以编程CSR (csr_ilas_multiframe)，将ILAS相位扩展到最大256个多帧。不管是否使能加扰，ILAS都不会加扰。

多帧具有下面的结构：

  • 每个多帖以/R/字符(K28.0)开始，并以/A/字符结束(K28.3)
  • 第二个多帧发送ILAS配置数据。该多帧以/R/字符(K28.0)开始，紧跟着/Q/字符(K28.4)，然后是链路配置数据，包含14组八位字节，如下表所示。它垫带着虚拟数据，并以/A/字符(K28.3)结束，标记多帧的结束。
  • 虚拟八位组是一个8位计数器，当它没有在ILAS相位时总是处于复位状态。
  • 对于超过四个多帧的配置，多帧遵循以上相同的规则，并在/R/字符和/A/字符之间垫带着虚拟数据。
表 20.  ILAS相位的链路配置数据发送
配置八位组 位 说明
MSB 6 5 4 3 2 1 LSB
0 DID[7:0] DID = Device ID
1 ADJCNT[3:0] BID[3:0] ADJCNT = 调整分辨率步骤数 21

BID = Bank ID

2 0 ADJDIR PHADJ LID[4:0]

ADJDIR = 调整DAC LMFC的方向 21

PHADJ = 相位调整请求 21

LID = Lane ID

3 SCR 0 0 L[4:0]

SCR = 加扰使能/禁用

L = 每个器件的通道数 (链路)

4 F[7:0] F = 每通道每帧的八位组数
5 0 0 0 K[4:0] K = 每个多帧的帧数
6 M[7:0] M = 每个器件的转换器数
7 CS[1:0] 0 N[4:0]

CS = 每个样品的控制位数

N = 转换器分辨率

8 SUBCLASSV[2:0] N_PRIME[4:0]

SUBCLASSV = Subclass版本

N_PRIME = 每个样品的总位数

9 JESDV[2:0] S[4:0]

JESDV = JESD204版本

S = 每帧每个转换器的样品数

10 HD 0 0 CF[4:0]

HD = 高密度数据格式

CF = 每链路每帧时钟的控制字数

11 RES1[7:0] RES1 = 保留。设置为8'h00
12 RES2[7:0] RES2 = 保留。设置为8'h00
13 FCHK[7:0]

FCHK是以上13个配置八位组总和的256个模数。

对于 Intel® Arria® 10， Intel® Cyclone® 10 GX，Arria V，Cyclone V和Stratix V器件，如果在运行期间更改任何八位字节，那么要确保在寄存器中更新新的FCHK值。

JESD204B TX IP内核还支持调试功能以连续保持在ILAS相位，而无需退出。通过设置csr_ilas_loop寄存器中的位，可以使能此功能。有两种模式的入口：

  • RX置位SYNC_N，并在CGS相位后置低它。这一行为触发ILAS相位，CSR会无限期地保持在ILAS相位，直到更改了这一设置。
  • 启动通过CSR的链路重初始化。JESD204B IP内核发送/K/字符，并导致RX转换器进入CGS相位。RX置低SYNC_N后，CSR进入ILAS相位，并会无限期地保持在该相位，直到更改了这一设置。

在ILAS环路中，多帧传输也是一样的，其中/R/字符(K28.0)标记多帧的开始，而/A/字符(K28.3)标记多帧的结束，在它们之间有虚拟数据。虚拟数据是一个Dx.y的增量。

21 仅应用到Subclass 2。
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