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3.11. JESD204B IP测试台
JESD204B IP包括一个测试台对所支持配置的JESD204B IP正常的连接(link-up)顺序进行演示。此测试台也提供如何控制JESD204B IP接口的实例。
测试台也在双工模式下例化JESD204B IP,并且连接到 Intel® FPGA Transceiver PHY Reset Controller IP。某些配置是预置的,并在JESD204B IP测试台中是不可编程的。例如:JESD204B IP始终在双工模式下例化,即使在JESD204B参数编辑器中选择了RX或TX模式。
配置 | 预置值 |
---|---|
JESD204B Wrapper | Base and PHY (MAC and PHY) |
Data Path | Simplex TX and simplex RX |
PLL/CDR Reference Clock Frequency20 | 对于Base only或者Simplex TX variants:
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Link Clock |
|
AVS Clock | 100 MHz |
图 8. JESD204B IP测试台结构图外部ATX PLL仅存在于使用 Intel® Arria® 10, Intel® Cyclone® 10 GX和 Intel® Stratix® 10 L-tile和H-tile目标器件的JESD204B IP测试台中。对于 Intel® Agilex™ 和 Intel® Stratix® 10 E-tile器件,Transceiver PHY Reset Controller位于收发器模块内。
20 有关ATX PLL支持的参考时钟频率范围,请参见相应的器件数据手册。