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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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7.5. ECO命令限制
由于Intel FPGA器件内的连接依赖性,ECO命令具有以下限制。仅可使用ECO命令修改使用核心布线资源的连接。不可使用ECO命令修改专属连接,或布线到使用全局时钟网络的连接。因此,这些限制通过以下方式影响remove_connection和make_connection:
- 仅可删除从-from信号到目标中包含核心布线的连接
- 不可修改但单个ALM中的专用连接。该限制适用于LUT和触发器节点之间的直接连接。
- 不可修改使用全局时钟布线资源的连接。
- 修改RAM块的控制输入时,必须使用相同ECO变更对每个使用该信号的RAM节点进行修改,因为位于同一物理位置的RAM节点共享相同的布线连接。可使用Resource Property Editor中的Node Selection面板确定要修改的RAM节点列表。选择RAM(s)选项卡查看用于实现物理RAM的RAM节点列表。可右键点击并选择Copy All复制该节点名称列表以用于ECO命令。
- 要更改对LUTRAM的控制,必须对同一LAB中的所有LUTRAM应用相同的更改。
- 可将其他连接添加到现有Hyper-Register输出,但不可从Hyper-Register删除任何现有连接。
注: 为最小化转义字符引起的名称匹配问题,可将实体名称用{}符括起来,而非使用""。如果实体名称包含反斜线或其他特殊符号,则该方法特别实用。