Intel® Stratix® 10精度可调DSP块用户指南

ID 683832
日期 10/22/2019
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6.2. 所支持的操作模式

表 20.   Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核支持的操作模式
操作模式 说明
18 × 18 Full Mode

该模式由两个独立的18(有符号)× 19(有符号)或通过37-bit输出的18(无符号)× 18(无符号)乘法器运行。

该模式应用如下方程式:
  • resulta = ax * ay
  • resultb = bx * by
18 × 18 Full Top Mode 该模式作为一个带有37-bit输出的单18(有符号)x 19(有符号)或18(无符号)x 18(无符号)乘法器运行。
该模式应用如下方程式:
  • resulta = ax * ay
18 × 18 Sum of Two模式 该模式由和为2的18 × 19乘法运算运行。
该模式应用的方程式为:
  • resulta = [(bx * by) + (ax * ay)],当sub信号被驱动为低电平时。
  • resulta = [(bx * by) - (ax * ay)],当sub信号被驱动为高电平时。

使能累加器或chainout加法器时,resulta输出总线最多可支持64位。

18 × 18 Plus 36模式

该模式由一个与36-bit输入相加的18 × 19乘法运算运行。

该模式应用的方程式为:resulta =(ax * ay)+ (bx,by)。

该模式下,输入总线少于36-bit时,需要提供必要的有符号扩展以填补36-bit输入。

使能累加器时,resulta输出总线可支持最高64-bit。

18 × 18 Systolic模式

该模式由18-bit脉动FIR运行。

使用该操作模式时,使能输入脉动寄存器和输出寄存器。

使能chainout加法器时,chainout和chainin宽度支持最高44-bit。

使能累加器时,resulta输出总线可支持最高64-bit。

27 × 27模式

该模式由一个独立27(有符号/无符号)× 27(有符号/无符号)乘法器运行。

该模式应用的方程式为:resulta = ax * ay。

使能累加器或chainout加法器时,resulta输出总线可支持最高64-bit。