仅对英特尔可见 — GUID: kly1439961430224
Ixiasoft
1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
仅对英特尔可见 — GUID: kly1439961430224
Ixiasoft
3.1.4. 36-Bit输入18 × 19乘法运算求和模式
Intel® Stratix® 10精度可调DSP模块支持一个36-bit输入18 × 19乘法运算求和
36-bit输入 18 × 19乘法运算求和模式使用的方程式:
- resulta =(ax * ay)+通过36-bit输入求和18 x 19乘法运算。
- resulta =(ax * ay)-通过36-bit输入求差18 x 19乘法运算。
使用上层乘法器为18 × 19乘法运算提供输入,与此同时底层乘法器被旁路。 by[17..0]和bx[35..18]信号连结以产生一个36-bit输入。
使用SUB动态控制信号来控制加法器执行加或减运算。
图 11. Intel® Stratix® 10器件具有36-Bit输入的一个18 x 19乘法运算求和模式
此图中,变量定义如下:
- n = 19用于18 × 19有符号操作数
- n = 18用于18 × 18无符号操作数