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1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
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9.4. 信号
信号名称 | 需要与否 | 说明 |
---|---|---|
dataa[] | Yes | 数据输入。 输入信号的大小取决于Dataa width参数的值。 |
datab[] | Yes | 数据输入。 输入信号的大小取决于Datab width参数的值。 |
clock | No | 用于流水线用途的时钟输入。 默认情况下对于非1的Latency值,一定使能时钟信号。 |
clken | No | 流水线使用的时钟使能。当clken信号被置位高电平时,开始加法器/减法器操作。当该信号为低时,没有操作。如果省略,默认值是1。 |
aclr | No | 异步清零信号随时用于将流水线时钟信号异步复位成全0。流水线初始化到一个未定义的(X)逻辑电平。输出是一致的,但为非0值。 |
sclr | No | 同步清零信号随时用于将流水线时钟信号同步复位成全0。流水线初始化到一个未定义的(X)逻辑电平。输出是一致的,但为非0值。 |
信号名称 | 需要与否 | 说明 |
---|---|---|
result[] | Yes | 数据输出 输出信号的大小取决于Result width参数。 |