Intel® Stratix® 10精度可调DSP块用户指南

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ID 683832
日期 10/22/2019
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1. Intel® Stratix® 10精度可调DSP模块概述 2. 模块体系结构概述 3. 操作模式说明 4. 设计考量 5. Intel® Stratix® 10精度可调DSP模块实现指南 6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考 7. Multiply Adder IP核参考 8. ALTMULT_COMPLEX Intel® FPGA IP核参考 9. LPM_MULT Intel® FPGA IP核参考 10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考 11. LPM_DIVIDE (Divider) Intel FPGA IP核 12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档 13. Intel® Stratix® 10精度可调DSP块文档修订历史
1. Intel® Stratix® 10精度可调DSP模块概述 x
1.1. 功能 1.2. Intel® Stratix® 10器件中支持的操作模式 1.3. 资源
2. 模块体系结构概述 x
2.1. 定点和浮点运算的输入寄存器Bank 2.2. 定点和浮点运算的流水线寄存器 2.3. 定点运算的预加器 2.4. 定点运算的内部系数 2.5. 乘法器用于定点和浮点运算 2.6. 定点和浮点运算的加法器或减法器 2.7. 定点运算的累加器，Chainout加法器和预加载常量 2.8. 脉动寄存器用于定点运算 2.9. 倍加寄存器用于定点运算 2.10. 定点和浮点运算的输出寄存器Bank 2.11. 浮点运算的异常处理
3. 操作模式说明 x
3.1. 定点运算的操作模式 3.2. 定点运算的操作模式
3.1. 定点运算的操作模式 x
3.1.1. 独立乘法器模式 3.1.2. 乘法加法器求和模式 3.1.3. 独立复合乘法器 3.1.4. 36-Bit输入18 × 19乘法运算求和模式 3.1.5. 脉动FIR模式
3.1.1. 独立乘法器模式 x
3.1.1.1. 18 × 18或18 × 19独立乘法器 3.1.1.2. 27 × 27独立乘法器
3.1.5. 脉动FIR模式 x
3.1.5.1. 映射脉动模式用户视图到精度可调模块体系结构视图 3.1.5.2. 18-Bit脉动FIR模式 3.1.5.3. 27-Bit脉动FIR模式
3.2. 定点运算的操作模式 x
3.2.1. 单浮点运算功能 3.2.2. 多浮点运算功能
3.2.1. 单浮点运算功能 x
3.2.1.1. 乘法模式 3.2.1.2. 加法或减法模式 3.2.1.3. 乘法累加模式
3.2.2. 多浮点运算功能 x
3.2.2.1. 乘加或乘减模式 3.2.2.2. Vector One模式 3.2.2.3. Vector Two模式 3.2.2.4. 直接矢量点积（Direct Vector Dot Product） 3.2.2.5. 复数乘法
4. 设计考量 x
4.1. 定点运算的内部系数和预加器 4.2. 定点运算的累加器 4.3. Chainout加法器 4.4. 定点运算的输入级联
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考 x
6.1. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP版本信息 6.2. 所支持的操作模式 6.3. 定点运算的最大输入数据宽度 6.4. 参数化Native Fixed Point DSP IP核 6.5. 信号
6.3. 定点运算的最大输入数据宽度 x
6.3.1. 18 x 18 Plus 36模式中使用少于36-Bit操作数实例
6.4. 参数化Native Fixed Point DSP IP核 x
6.4.1. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP参数
7. Multiply Adder IP核参考 x
7.1. Multiply Adder Intel FPGA IP版本信息 7.2. 功能特性 7.3. 参数 7.4. 信号
7.2. 功能特性 x
7.2.1. 预加器 7.2.2. 脉动延迟寄存器 7.2.3. 预加载常量 7.2.4. 双重累加器
7.2.1. 预加器 x
7.2.1.1. 预加器简单模式 7.2.1.2. 预加器系数模式 7.2.1.3. 预加器输入模式 7.2.1.4. 预加器平方模式 7.2.1.5. 预加器常量模式
7.3. 参数 x
7.3.1. 常规选项卡 7.3.2. 特殊模式（Extra Modes） 7.3.3. 乘法器选项卡 7.3.4. 预加器选项卡 7.3.5. 累加器选项卡 7.3.6. 脉动/Chainout选项卡 7.3.7. 流水线选项卡
8. ALTMULT_COMPLEX Intel® FPGA IP核参考 x
8.1. ALTMULT_COMPLEX Intel FPGA IP版本信息 8.2. 功能特性 8.3. 复数乘法 8.4. 参数 8.5. 信号
9. LPM_MULT Intel® FPGA IP核参考 x
9.1. LPM_MULT Intel FPGA IP版本信息 9.2. 功能特性 9.3. 参数 9.4. 信号
9.3. 参数 x
9.3.1. 通用选项卡 9.3.2. 通用2选项卡 9.3.3. 流水线选项卡
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考 x
10.1. Native Floating Point DSP Intel® Stratix® 10 FPGA IP版本信息 10.2. Native Floating Point DSP Intel® Stratix® 10 FPGA IP核支持的操作模式 10.3. 参数化Native Floating Point DSP Intel® Stratix® 10 FPGA IP 10.4. Native Floating Point DSP Intel® Stratix® 10 FPGA IP核信号
10.3. 参数化Native Floating Point DSP Intel® Stratix® 10 FPGA IP x
10.3.1. Native Floating Point DSP Intel® Stratix® 10 FPGA IP参数
11. LPM_DIVIDE (Divider) Intel FPGA IP核 x
11.1. LPM_DIVIDE Intel® FPGA IP版本信息 11.2. 功能特性 11.3. Verilog HDL Prototype（Verilog HDL原型开发） 11.4. VHDL组件声明 11.5. VHDL LIBRARY_USE Declaration（VHDL LIBRARY_USE声明） 11.6. 端口 11.7. 参数
11.7. 参数 x
11.7.1. General Tab（通用选项卡） 11.7.2. General1 Tab
1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史

7.4. 信号

如下表格罗列了Multiply Adder Intel® FPGA IP 核的输入和输出信号。

表 40.   Multiply Adder Intel® FPGA IP 输入信号
信号 是否需要 说明
dataa_0[]/dataa_1[]/dataa_2[]/dataa_3[] Yes 到乘法器的数据输入。输入端口[NUMBER_OF_MULTIPLIERS * WIDTH_A - 1 …0]宽
datab_0[]/datab_1[]/datab_2[]/datab_3[] Yes 到乘法器的数据输入。输入信号[NUMBER_OF_MULTIPLIERS * WIDTH_B - 1 …0]宽
datac_0[]/datac_1[]/datac_2[]/datac_3[] No 到乘法器的数据输入。输入信号[NUMBER_OF_MULTIPLIERS * WIDTH_C - 1，… 0]宽

为Select preadder mode参数选择INPUT以使能这些信号。

clock[1:0] No 时钟输入端口到相应的寄存器。IP核中的任何寄存器都可使用此信号。
aclr[1:0] No 异步清零输入到相应的寄存器。
sclr[1:0] No 同步清零输入到相应的寄存器。
ena[1:0] No 使能到相应寄存器的信号输入。
signa No 指定乘法器输入A的数值表示。如果signa信号为高，乘法器把乘法器输入A信号作为有符号数（signed number）。如果signa信号为低，乘法器把乘法器输入A信号作为无符号数（unsigned number）。

为What is the representation format for Multipliers A inputs参数选择VARIABLE以使能该信号。

signb No 指定乘法器输入B信号的数值表示。如果signb信号为高，乘法器把乘法器输入B信号作为有符号二进制补码（a signed two's complement number）。如果signb信号为低，乘法器将乘法器输入B信号作为无符号数。
scanina[] No 扫描链A的输入。输入信号[WIDTH_A - 1，... 0]宽。当INPUT_SOURCE_A参数具有有SCANA值时，就需要scanina[]信号。
accum_sload No 动态指定累加器的值是否为常量。如果accum_sload信号为低电平，则乘法器输出被加载到累加器。不要同时使用accum_sload和sload_accum。
sload_accum No 动态指定累加器的值是否为常量。如果sload_accum信号为高电平，则乘法器输出被加载到累加器。不要同时使用accum_sload和sload_accum。
chainin[] No 前一阶段的加法器结果输入总线。输入信号[WIDTH_CHAININ - 1, … 0]宽。
addnsub1 No 执行第一对乘法器输出的加法和减法。输入1到addnsub1信号将第一对乘法器输出相加。输入0到addnsub1信号将第一对乘法器输出相减。
addnsub3 No 执行第一对乘法器输出的加法和减法。输入1到addnsub3信号将第二对乘法器输出相加。输入0到addnsub3信号将第一对乘法器输出相减。
coefsel0[] No 系数输入信号[0:3]到第一乘法器。
coefsel1[] No 系数输入信号[0:3]到第二乘法器。
coefsel2[] No 系数输入信号[0:3]到第三乘法器。
coefsel3[] No 系数输入信号[0:3]到第四乘法器。
表 41.   Multiply Adder Intel® FPGA IP输出信号
信号 是否需要 说明
result [] Yes 乘法器输出信号。输出信号[WIDTH_RESULT - 1..0]宽
scanouta [] No 扫描链A的输出。输出信号[WIDTH_A - 1..0]宽。

选择两个以上乘法器，并为What is the input A of the multiplier connected to参数选择Scan chain input

以使能该信号。
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