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1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
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3.2.1.3. 乘法累加模式
此模式运行浮点乘法运算后会使用之前乘法运算结果的浮点加法或减法。
当ACCUMULATE信号为高时,此模式使用的方程式为result =(ay*az)+/-前值(previous value)。
当ACCUMULATE信号为低时,此模式使用的方程式为result =(ay*az)。
浮点乘法累加模式支持下列异常标记:
- mult_invalid
- mult_inexact
- mult_overflow
- mult_underflow
- adder_invalid
- adder_inexact
- adder_overflow
- adder_underflow
图 19. Intel® Stratix® 10器件乘法累加模式