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1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
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2.1. 定点和浮点运算的输入寄存器Bank
Intel® Stratix® 10 DSP模块中的输入寄存器bank组可用于下列输入信号:
定点运算 | 浮点运算 |
---|---|
|
|
DSP块中的所有寄存器都是上升沿触发型。这些寄存器在上电后不会复位,并可能保存不需要的数据。开始操作前,可置位CLR信号将寄存器清零。每个乘法器操作数可馈入输入寄存器或旁路输入寄存器直接馈入乘法器。
下列精度可调DSP模块信号控制精度可调DSP模块内的输入寄存器:
- CLK[2..0]
- ENA[2..0]
- CLR[0]
图 4. 定点运算18 x 19模式中的数据输入寄存器
图 5. 定点运算27 x 27模式中的数据输入寄存器