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1. Intel® Stratix® 10精度可调DSP模块概述
2. 模块体系结构概述
3. 操作模式说明
4. 设计考量
5. Intel® Stratix® 10精度可调DSP模块实现指南
6. Native Fixed Point DSP Intel® Stratix® 10 FPGA IP核参考
7. Multiply Adder IP核参考
8. ALTMULT_COMPLEX Intel® FPGA IP核参考
9. LPM_MULT Intel® FPGA IP核参考
10. Native Floating Point DSP Intel® Stratix® 10FPGA IP参考
11. LPM_DIVIDE (Divider) Intel FPGA IP核
12. Intel® Stratix® 10 精度可调DSP块用户指南文档存档
13. Intel® Stratix® 10精度可调DSP块文档修订历史
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3.1.5.3. 27-Bit脉动FIR模式
27-bit脉动FIR模式中,chainout加法器或累加器配置成64-bit操作,在使用27-bit数据(54-bit乘积)时产生10 bits成本(overhead)。从而使得11个27 x 27乘法器或11个 Intel® Stratix® 10精度可调DSP模块被联级成为脉动FIR结构。
27-bit脉动FIR模式支持每个DSP模块一阶脉动滤波器(one stage systolic filter)的实现。此模式中不需要脉动寄存器。
图 16. Intel® Stratix® 10器件的27-Bit脉动FIR模式